CN110676166A - P-GaN帽层的FinFET增强型器件及制作方法 - Google Patents

P-GaN帽层的FinFET增强型器件及制作方法 Download PDF

Info

Publication number
CN110676166A
CN110676166A CN201810709666.2A CN201810709666A CN110676166A CN 110676166 A CN110676166 A CN 110676166A CN 201810709666 A CN201810709666 A CN 201810709666A CN 110676166 A CN110676166 A CN 110676166A
Authority
CN
China
Prior art keywords
gan
cap layer
gate
finfet
gan cap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810709666.2A
Other languages
English (en)
Other versions
CN110676166B (zh
Inventor
王冲
黄泽阳
何云龙
郑雪峰
马晓华
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Electronic Science and Technology
Original Assignee
Xian University of Electronic Science and Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Electronic Science and Technology filed Critical Xian University of Electronic Science and Technology
Priority to CN201810709666.2A priority Critical patent/CN110676166B/zh
Publication of CN110676166A publication Critical patent/CN110676166A/zh
Application granted granted Critical
Publication of CN110676166B publication Critical patent/CN110676166B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种P‑GaN帽层的FinFET增强型器件及制作方法，包括步骤：在基片上依次生长GaN层和AlGaN势垒层形成AlGaN/GaN异质结；在异质结上生长P‑GaN帽层；对异质结进行台面隔离和刻蚀，形成栅鳍；在P‑GaN帽层以及异质结表面形成栅极区掩膜图形，刻蚀除栅极区掩膜图形以外的P‑GaN帽层；在异质结两侧制作源、漏电极；在P‑GaN帽层的区域淀积栅金属，形成FinFET栅结构栅电极，其中，栅金属覆盖在P‑GaN帽层顶部及侧壁，覆盖异质结的侧壁；制作电极引线。该器件及制作方法采用P‑GaN帽层结构，结合三维栅控的FinFET结构，增强器件的跨导和栅控能力，提高了器件的阈值电压和稳定性。

Description

P-GaN帽层的FinFET增强型器件及制作方法
技术领域
本发明属于微电子技术领域，具体涉及一种P-GaN帽层的FinFET增强型器件及制作方法。
背景技术
近年来以SiC和GaN为代表的第三带宽禁带隙半导体以其禁带宽度大、击穿电场高、热导率高、饱和电子速度大和异质结界面二维电子气浓度高等特性，使其受到广泛关注。
AlGaN/GaN异质结高电子迁移率晶体管HEMT在高温器件及大功率微波器件方面已显示出了很大的优势。近年来，由于高压开关和高速电路的驱动，GaN增强型器件成为关注的又一研究热点。由于AlGaN/GaN异质结生长完成后，异质结界面就存在大量二维电子气2DEG，当材料制作成器件加负栅压后才能将2DEG耗尽而使沟道夹断，即常规AlGaN/GaNHEMT为耗尽型器件。但在数字电路、高压开关等领域应用时需要增强型器件，确保只加正栅压才有工作电流，所以对增强型高电子迁移率晶体管的需求越来越紧迫，目前主要有如下5种制作基于AlGaN/GaN异质结的增强型器件的方法。
1.采用刻蚀掉AlGaN/GaN异质结的一部分AlGaN势垒层制作槽栅结构，利用肖特基结对2DEG的耗尽作用来实现增强型器件，该种增强型器件结构很难进一步提高正向的阈值电压，而且器件饱和电流较小，阈值电压受刻蚀深度影响很大。
2.采用对栅下方区域材料注入F离子的方法形成AlGaN/GaN异质结增强型高电子迁移率晶体管(HEMT)，该种方法制作增强型器件容易在离子注入的过程造成注入损伤，而且该方法形成的耗尽型是依靠电荷感应，该耗尽效应的稳定性问题还有待验证，在高温退火的条件下，F注入增强型器件的阈值电压有负方向漂移的可能。
3.采用薄AlGaN势垒层结构制作AlGaN/GaN异质结增强型HEMT，采用薄AlGaN势垒层使得整个源、漏电极之间的二维电子气密度下降，源电极和漏电极串联电阻增大，影响器件特性。而且制作出的器件阈值电压较低，且该方案存在工艺重复性差的问题。
4.采用P-GaN栅的器件来实现增强型，通过在栅下方生长一层p型GaN层与AlGaN势垒层形成PN结，由于PN结具有较高的自建电势，可对栅极下方沟道处2DEG进行耗尽作用，使得器件实现增强型，当栅极电压偏置为零时，由于PN结栅极较高的自建电势，栅极下方沟道的二维电子气被耗尽，因此器件关断。目前，该方法制作出的器件阈值在1V左右。
5.通过缩小GaN FinFET器件的Fin宽来实现增强型器件，该方法通过减小Fin宽来降低栅极下方沟道处2DEG密度，使侧壁沟道在电子传输过程中占主导地位，进而实现增强型器件。
上述5种现有技术中存在的问题总结为三点：
1、目前增强型HEMT正向阈值电压小，难以制作出正向阈值电压大的器件；
2、目前增强型HEMT的栅控能力较弱，使得器件的开关特性低；
3、制作工艺重复性差，难以制造出均匀性和重复性稳定的器件。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种P-GaN帽层的FinFET增强型器件及其制作方法。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种P-GaN帽层的FinFET增强型器件的制作方法，包括如下步骤：
S1、在基片上依次生长GaN层和AlGaN势垒层形成AlGaN/GaN异质结；
S2、在所述AlGaN/GaN异质结上生长P-GaN帽层；
S3、对所述AlGaN/GaN异质结以及所述P-GaN帽层进行台面隔离和刻蚀，形成栅鳍；
S4、在P-GaN帽层以及AlGaN/GaN异质结上制作栅极区掩膜图形，刻蚀除栅极区掩膜图形以外的P-GaN帽层；
S5、在AlGaN/GaN异质结上方制作源电极和漏电极；
S6、制作FinFET栅结构的栅电极，其中，所述栅金属覆盖在所述P-GaN帽层的顶部、所述P-GaN帽层的侧壁，以及所述AlGaN/GaN异质结的侧壁；
S7、制作所述源电极、所述漏电极和所述栅电极的引线。
在一个具体实施方式中，所述基片为蓝宝石基片或SiC基片。
在一个具体实施方式中，所述步骤S1包括：
S11、在基片上生长厚度为1-2μm的GaN层；
S12、在GaN层上生长厚度为10-20nm的AlGaN势垒层，其中AlGaN势垒层中Al的组份含量为20％-30％；
在一个具体实施方式中，所述步骤S2包括：
S21、在AlGaN势垒层上生长厚度为40-60nm掺杂Mg的GaN帽层；
S22、对掺杂Mg的GaN帽层进行热退火，形成掺杂浓度为1×1018cm-3～1×1019cm-3的P-GaN帽层。
在一个具体实施方式中，所述步骤S3包括：
S31、在AlGaN/GaN异质结以及所述P-GaN帽层上制作栅鳍掩模图形宽度为30-100nm；
S32、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。
在一个具体实施方式中，所述步骤S5包括：
S51、在AlGaN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；
S52、对所述源极区掩膜图形和所述漏极区掩膜图形进行金属蒸发和金属剥离，形成源电极和漏电极。
在一个具体实施方式中，所述步骤S6包括：
S61、对栅极区掩膜图形进行金属蒸发，形成栅金属；
S62、对所述栅金属进行金属剥离，形成FinFET栅结构的栅电极。
在一个具体实施方式中，S6步骤之后还包括：在AlGaN势垒层上淀积厚度为50-100nm的SiN钝化层，所述SiN钝化层位于所述源电极与所述栅电极之间，以及所述栅电极与所述漏电极之间。
本发明还提供了一种P-GaN帽层的FinFET增强型器件，由上述制作方法制作而成。
与现有技术相比，本发明的有益效果：
1、本发明提供的器件采用P-GaN帽层结构AlGaN/GaN异质结以及三维FinFET栅结构的栅电极，P-GaN与下方形成的PN结会对沟道二维电子气产生耗尽，同时FinFET的侧栅也对沟道二维电子气产生耗尽，两种作用结合产生出较高的正向阈值电压；
2、本发明实施例提供的FinFET栅结构从三个方向控制沟道，使器件的栅控能力明显增强、跨导明显增大。由于器件的栅控能力增强，使得器件的开关特性明显提高、亚阈特性得到明显改善；
3、本发明的提供器件制作工艺，无论是P-GaN帽层结构的制作或者三维FinFET栅结构的栅电极的制作，都具有非常好的工艺重复性和温度稳定性，提高了器件的阈值电压稳定性。
附图说明
图1为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件制作方法示意图；
图2为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件的结构示意图；
图3为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件的侧视图；
图4为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件制作工艺流程示意图。
附图标记：
1-衬底、2-GaN层、3-AlGaN势垒层、4-AlGaN/GaN异质结、5-漏电极、6-栅电极、7-P-GaN帽层、8-源电极、9-SiN钝化层。
具体实施方式
本申请所涉及的术语解释：
FinFET：全称Fi n Field-Effect Transistor，中文名为鳍式场效应晶体管，是一种新的互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。这种设计可以改善电路控制并减少漏电流，缩短晶体管的闸长。
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件制作方法示意图，包括如下步骤：
S1、在基片上依次生长GaN层和AlGaN势垒层，形成AlGaN/GaN异质结，其中基片可以是蓝宝石基片或SiC基片，在所选基片上生长厚度为1-2μm的GaN层，然后在GaN层上生长厚度为10-20nm的AlGaN势垒层，其中AlGaN势垒层中Al的组份含量为20％-30％；在GaN层与AlGaN势垒层接触位置形成二维电子气，得到AlGaN/GaN异质结。
S2、在所述AlGaN/GaN异质结上生长P-GaN帽层，在AlGaN势垒层上生长厚度为40-60nm掺杂Mg的GaN帽层，然后对掺杂Mg的GaN帽层进行热退火，形成掺杂浓度为1×1018cm-3～1×1019cm-3的P-GaN帽层。
S3、在所述P-GaN帽层以及所述AlGaN/GaN异质结上制作栅鳍，采用甩胶机制作光刻胶掩模，再采用光刻机制作台面有源区，最后采用电子束光刻机制作宽度为30-100nm的栅鳍掩模图形；对所述栅鳍掩模图形进行台面隔离和栅鳍刻蚀，形成栅鳍，其中，栅鳍刻蚀深度为150nm。
S4、在所述P-GaN帽层以及AlGaN/GaN异质结上制作形成栅极区掩膜图形，刻蚀除栅极区掩膜图形以外的P-GaN帽层；
S5、在AlGaN/GaN异质结上方制作源电极和漏电极；在AlGaN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；对源极区掩膜图形和漏极区掩膜图形采用欧姆接触金属进行金属蒸发和金属剥离；对所述欧姆接触金属进行合金，制作得到源电极和漏电极。其中，欧姆接触金属包括Ti、Al、Ni、Au。
S6、制作FinFET栅结构的栅电极，所述栅金属覆盖在所述P-GaN帽层的顶部、所述P-GaN帽层的侧壁，以及所述P-GaN帽层下方的AlGaN/GaN异质结的侧壁；对栅极区掩膜图形采用栅金属进行金属蒸发，使所述栅金属覆盖在AlGaN/GaN异质结的顶部和侧壁；对金属蒸发后的栅金属进行金属剥离，形成FinFET栅结构的栅电极。在AlGaN势垒层上淀积厚度为50-100nm的SiN钝化层，所述SiN钝化层位于所述源电极和所述漏电极之间。
S7、制作电极引线：先采用甩胶机甩正胶；再采用光刻机进行曝光，形成电极引线掩模图形；接着采用电子束蒸发台以对制作好掩模的基片进行引线电极金属蒸发，最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例二
请参见图2，图2为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件的结构示意图。包括：衬底1、AlGaN/GaN异质结4、SiN钝化层9、P-GaN帽层7、源电极8、漏电极5和栅电极6；
所述源电极8、所述栅电极6、所述漏电极5和两对SiN钝化层9位于AlGaN/GaN异质结4的上方，其中，第一SiN钝化层位于所述栅电极6与所述源电极8之间，第二SiN钝化层位于所述栅电极6与所述漏电极5之间，所述漏电极5和所述源电极8位于AlGaN/GaN异质结4的两侧；
所述P-GaN帽层7位于所述栅电极6和所述AlGaN势垒层3之间，所述P-GaN帽层7能够有效降低所述AlGaN势垒层3一侧的势垒高度。由于所述P-GaN帽层7与所述AlGaN势垒层3的导带差，使得所述AlGaN/GaN异质结4界面处的导带提高到费密能级上方，极大地降低了沟道处的二维电子气浓度。在器件制作过程中，只保留所述栅电极6下方的所述P-GaN帽层7，刻蚀掉其他地方的所述P-GaN帽层7，这样只降低所述栅电极6下方沟道的二维电子气的分布，不影响沟道中其他区域二维电子气的浓度，由此能够极大地提高器件阈值电压。
请参见图3，图3为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件的侧视图，栅电极6从三个方向控制沟道电子，随着栅鳍宽度降低，侧栅的边缘场会耗尽沟道中的二维电子气，其中所述栅电极6覆盖所述P-GaN帽层7和所述AlGaN/GaN异质结4，所述栅电极6覆盖在刻蚀形成的两个侧壁，形成一个半开口的矩形框，使得所述P-GaN帽层7与除过所述栅电极6下方沟道外的其他沟道分离，从而不影响其他沟道区域二维电子气的浓度。
实施例三
请参见图4，图4为本发明实施例提供的一种P-GaN帽层的FinFET增强型器件制作工艺流程示意图。本实施例在上述实施例的基础上，重点对器件制作工艺流程进行详细描述。具体地，制作栅鳍宽度为30nm的P-GaN帽层的FinFET增强型器。
步骤1、利用MOCVD工艺，外延生长异质结：
1.1、本实施例选择SiC为所述衬底1，在SiC衬底基片上，生长厚度为1μm的所述GaN层2；
1.2、在所述GaN层2上生长10nm厚的所述AlGaN势垒层3，其中Al组份占比为25％，在所述GaN层2与所述AlGaN势垒层3的接触位置形成二维电子气，得到所述AlGaN/GaN异质结4，其中，所述AlGaN/GaN异质结4包括所述GaN层2与所述AlGaN势垒层3。
步骤2、制作P-GaN帽层：
2.1、利用MOCVD工艺，在所述AlGaN势垒层3上生长一层掺Mg的40nm的GaN帽层；
2.2、在900℃的N2气氛中进行20分钟的热退火来激活掺杂的Mg，得到P型掺杂浓度为1×1018cm-3的所述P-GaN帽层7。
步骤3、制作栅鳍和有源区：
3.1、先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用NSR1755I7A光刻机进行曝光，形成台面有源区，采用电子束E-beam光刻机形成30nm宽栅鳍的掩模图形；
3.2、将做好掩模的基片采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为150nm。
步骤4、去除栅极区域外所述P-GaN帽层7以及制作所述源电极8和所述漏电极5：
4.1、去除栅极区域外所述P-GaN帽层7；
4.1.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.1.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成栅极区域掩模图形；
4.1.3、采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域外的所述P-GaN帽层7；
4.2、所述源电极8和所述漏电极5的制作；
4.2.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.2.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.2.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源、漏电极制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源、漏金属蒸发完成后进行金属剥离；
4.2.4、再用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源、漏电极的制作。
步骤5、制作所述栅电极5及钝化保护：
5.1、制作栅电极；
5.1.1.采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；
5.1.2.在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅极的栅区域掩模图形；
5.1.3.采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖在异质结的顶部和异质结的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极。
5.2、钝化保护；
采用PECVD790淀积设备以NH3为N源，SiH4为Si源，淀积温度为250℃；在最上层AlGaN势垒层上淀积厚度为50nm，以此在源、栅电极之间和漏、栅电极之间进行SiN层淀积形成一对钝化对，同时SiN层淀积在源、漏、栅电极表面形成钝化层，进行钝化处理。
步骤6、制作互联引线：
6.1、互联开孔；
6.1.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得电极图形；
6.1.2.采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除电极区域50nm厚的SiN层，形成互联开孔；
6.2.制作互联引线；
6.2.1.甩胶机在5000转/min的转速下甩正胶；
6.2.2.采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
6.2.3.采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例四
制作栅鳍宽度为65nm的P-GaN帽层的FinFET增强型器。
步骤1、利用MOCVD工艺，外延生长异质结：
1.1、本实施例选择SiC为所述衬底1，在SiC衬底基片上，生长厚度为1.5μm的所述GaN层2；
1.2、在所述GaN层2上生长15nm厚的所述AlGaN势垒层3，其中Al组份占比为30％，在所述GaN层2与所述AlGaN势垒层3的接触位置形成二维电子气，得到所述AlGaN/GaN异质结4，其中，所述AlGaN/GaN异质结4包括所述GaN层2与所述AlGaN势垒层3。
步骤2、制作P-GaN帽层：
2.1、利用MOCVD工艺，在所述AlGaN势垒层3上生长一层掺Mg的50nm的GaN帽层；
2.2、在900℃的N2气氛中进行20分钟的热退火来激活掺杂的Mg，得到P型掺杂浓度为5×1018cm-3的所述P-GaN帽层7。
步骤3、制作栅鳍和有源区：
3.1、先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用NSR1755I7A光刻机进行曝光，形成台面有源区，采用电子束E-beam光刻机形成65nm宽栅鳍的掩模图形；
3.2、将做好掩模的基片采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为150nm。
步骤4、去除栅极区域外所述P-GaN帽层7以及制作所述源电极8和所述漏电极5：
4.1、去除栅极区域外所述P-GaN帽层7；
4.1.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.1.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成栅极区域掩模图形；
4.1.3、采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域外的所述P-GaN帽层7；
4.2、所述源电极8和所述漏电极5的制作；
4.2.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.2.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.2.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源、漏电极制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源、漏金属蒸发完成后进行金属剥离；
4.2.4、再用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源、漏电极的制作。
步骤5、制作所述栅电极5及钝化保护：
5.1、制作栅电极；
5.1.1.采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；
5.1.2.在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅极的栅区域掩模图形；
5.1.3.采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖在异质结的顶部和异质结的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极。
5.2、钝化保护；
采用PECVD790淀积设备以NH3为N源，SiH4为Si源，淀积温度为250℃；在最上层AlGaN势垒层上淀积厚度为75nm，以此在源、栅电极之间和漏、栅电极之间进行SiN层淀积形成一对钝化对，同时SiN层淀积在源、漏、栅电极表面形成钝化层，进行钝化处理。
步骤6、制作互联引线：
6.1、互联开孔；
6.1.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得电极图形；
6.1.2.采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除电极区域75nm厚的SiN层，形成互联开孔；
6.2.制作互联引线；
6.2.1.甩胶机在5000转/min的转速下甩正胶；
6.2.2.采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
6.2.3.采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
实施例五
制作栅鳍宽度为100nm的P-GaN帽层的FinFET增强型器。
步骤1、利用MOCVD工艺，外延生长异质结：
1.1、本实施例选择SiC为所述衬底1，在SiC衬底基片上，生长厚度为2μm的所述GaN层2；
1.2、在所述GaN层2上生长20nm厚的所述AlGaN势垒层3，其中Al组份占比为35％，在所述GaN层2与所述AlGaN势垒层3的接触位置形成二维电子气，得到所述AlGaN/GaN异质结4，其中，所述AlGaN/GaN异质结4包括所述GaN层2与所述AlGaN势垒层3。
步骤2、制作P-GaN帽层：
2.1、利用MOCVD工艺，在所述AlGaN势垒层3上生长一层掺Mg的60nm的GaN帽层；
2.2、在900℃的N2气氛中进行20分钟的热退火来激活掺杂的Mg，得到P型掺杂浓度为1×1019cm-3的所述P-GaN帽层7。
步骤3、制作栅鳍和有源区：
3.1、先采用甩胶机在3500转/min的转速下甩胶，得到光刻胶掩模；再采用NSR1755I7A光刻机进行曝光，形成台面有源区，采用电子束E-beam光刻机形成100nm宽栅鳍的掩模图形；
3.2、将做好掩模的基片采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以1nm/s的刻蚀速率进行台面隔离和栅鳍刻蚀，刻蚀深度为150nm。
步骤4、去除栅极区域外所述P-GaN帽层7以及制作所述源电极8和所述漏电极5：
4.1、去除栅极区域外所述P-GaN帽层7；
4.1.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.1.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成栅极区域掩模图形；
4.1.3、采用NETWON型感应耦合等离子体刻蚀机在Cl2等离子体中以0.5nm/s的刻蚀速率刻蚀去除栅区域外的所述P-GaN帽层7；
4.2、所述源电极8和所述漏电极5的制作；
4.2.1、采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度0.8μm；
4.2.2、在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，形成源、漏区域掩模图形；
4.2.3、采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行源、漏电极制作，源、漏金属依次选用Ti/Al/Ni/Au，其中Ti厚度为20nm，Al厚度为120nm，Ni厚度为45nm，Au厚度为55nm；源、漏金属蒸发完成后进行金属剥离；
4.2.4、再用RTP500快速热退火炉，在870℃的N2气氛中进行30s的快速热退火，对欧姆接触金属进行合金，完成源、漏电极的制作。
步骤5、制作所述栅电极5及钝化保护：
5.1、制作栅电极；
5.1.1.采用甩胶机在5000转/min的转速下甩胶，得到光刻胶掩模厚度为0.8μm；
5.1.2.在温度为80℃的高温烘箱中烘10min，采用NSR1755I7A光刻机进行曝光，光刻对准形成覆盖整个栅极的栅区域掩模图形；
5.1.3.采用Ohmiker-50电子束蒸发台以0.1nm/s的蒸发速率进行栅金属的蒸发，使其覆盖在异质结的顶部和异质结的两个侧壁，栅金属依次选用Ni/Au，其中Ni厚度为20nm，Au厚度为200nm；蒸发完成后进行金属剥离，得到完整的栅电极。
5.2、钝化保护；
采用PECVD790淀积设备以NH3为N源，SiH4为Si源，淀积温度为250℃；在最上层AlGaN势垒层上淀积厚度为100nm，以此在源、栅电极之间和漏、栅电极之间进行SiN层淀积形成一对钝化对，同时SiN层淀积在源、漏、栅电极表面形成钝化层，进行钝化处理。
步骤6、制作互联引线：
6.1、互联开孔；
6.1.1、以5000转/min的转速在外延材料表面甩正胶，得到厚度为0.8μm的光刻胶掩模，再在温度为80℃的高温烘箱中烘10min，然后采用NSR1755I7A光刻机光刻获得电极图形；
6.1.2.采用ICP98c型感应耦合等离子体刻蚀机在CF4等离子体中以0.5nm/s的刻蚀速率刻蚀去除电极区域100nm厚的SiN层，形成互联开孔；
6.2.制作互联引线；
6.2.1.甩胶机在5000转/min的转速下甩正胶；
6.2.2.采用NSR1755I7A光刻机进行曝光，形成电极引线掩模图形；
6.2.3.采用Ohmiker-50电子束蒸发台以0.3nm/s的蒸发速率对制作好掩模的基片进行引线电极金属蒸发，金属选用Ti厚度为20nm，Au厚度为200nm；最后在引线电极金属蒸发完成后进行剥离，得到完整的引线电极。
本发明提供的器件采用P-GaN帽层结构AlGaN/GaN异质结，P-GaN帽层与下方形成的PN结均会耗尽沟道内产生的二维电子气，同时FinFET的侧栅也对沟道二维电子气产生耗尽，两种作用结合产生出较高的正向阈值电压；
采用的三维FinFET栅结构从三个方向控制沟道，使器件的栅控能力明显增强、跨导明显增大；
本发明的器件制作工艺，无论是P-GaN帽层结构的采用或者FinFET结构的采用，都具有非常好的工艺重复性和温度稳定性，有助于提高器件的阈值电压稳定性。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，包括如下步骤：
S1、在基片上依次生长GaN层和AlGaN势垒层形成AlGaN/GaN异质结；
S2、在所述AlGaN/GaN异质结上生长P-GaN帽层；
S3、对所述AlGaN/GaN异质结以及所述P-GaN帽层进行台面隔离和刻蚀，形成栅鳍；
S4、在P-GaN帽层以及AlGaN/GaN异质结上制作栅极区掩膜图形，刻蚀除栅极区掩膜图形以外的P-GaN帽层；
S5、在AlGaN/GaN异质结上方制作源电极和漏电极；
S6、制作FinFET栅结构的栅电极，其中，所述栅金属覆盖在所述P-GaN帽层的顶部、所述P-GaN帽层的侧壁，以及所述AlGaN/GaN异质结的侧壁；
S7、制作所述源电极、所述漏电极和所述栅电极的引线。
2.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述基片为蓝宝石基片或SiC基片。
3.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述步骤S1包括：
S11、在基片上生长厚度为1-2μm的GaN层；
S12、在GaN层上生长厚度为10-20nm的AlGaN势垒层，其中AlGaN势垒层中Al的组份含量为20％-30％。
4.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述步骤S2包括：
S21、在AlGaN势垒层上生长厚度为40-60nm掺杂Mg的GaN帽层；
S22、对掺杂Mg的GaN帽层进行热退火，形成掺杂浓度为1×1018cm-3～1×1019cm-3的P-GaN帽层。
5.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述步骤S3包括：
S31、在AlGaN/GaN异质结以及所述P-GaN帽层上制作栅鳍掩模图形宽度为30-100nm；
S32、对所述栅鳍掩模图形进行台面隔离和刻蚀，形成栅鳍。
6.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述步骤S5包括：
S51、在AlGaN/GaN异质结上制作源极区掩膜图形和漏极区掩膜图形；
S52、对所述源极区掩膜图形和所述漏极区掩膜图形进行金属蒸发和金属剥离，形成源电极和漏电极。
7.根据权利要求1所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
所述步骤S6包括：
S61、对栅极区掩膜图形进行金属蒸发，形成栅金属；
S62、对所述栅金属进行金属剥离，形成FinFET栅结构的栅电极。
8.根据权利要求7所述的P-GaN帽层的FinFET增强型器件的制作方法，其特征在于，
S6步骤之后还包括：在AlGaN势垒层上淀积厚度为50-100nm的SiN钝化层，所述SiN钝化层位于所述源电极与所述栅电极之间，以及所述栅电极与所述漏电极之间。
9.一种P-GaN帽层的FinFET增强型器件，其特征在于，由权利要求1-8任一项所述的P-GaN帽层的FinFET增强型器件的制作方法制作而成。
CN201810709666.2A 2018-07-02 2018-07-02 P-GaN帽层的FinFET增强型器件及制作方法 Active CN110676166B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810709666.2A CN110676166B (zh) 2018-07-02 2018-07-02 P-GaN帽层的FinFET增强型器件及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810709666.2A CN110676166B (zh) 2018-07-02 2018-07-02 P-GaN帽层的FinFET增强型器件及制作方法

Publications (2)

Publication Number Publication Date
CN110676166A true CN110676166A (zh) 2020-01-10
CN110676166B CN110676166B (zh) 2020-12-22

Family

ID=69065315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810709666.2A Active CN110676166B (zh) 2018-07-02 2018-07-02 P-GaN帽层的FinFET增强型器件及制作方法

Country Status (1)

Country Link
CN (1) CN110676166B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564487A (zh) * 2020-05-19 2020-08-21 南京大学 基于厚栅介质层电极一步成型的AlGaN/GaN MIS-HEMT器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120292665A1 (en) * 2011-05-16 2012-11-22 Fabio Alessio Marino High performance multigate transistor
CN104821331A (zh) * 2014-01-30 2015-08-05 英飞凌科技奥地利有限公司 Iii族氮化物基增强模式晶体管

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120292665A1 (en) * 2011-05-16 2012-11-22 Fabio Alessio Marino High performance multigate transistor
CN104821331A (zh) * 2014-01-30 2015-08-05 英飞凌科技奥地利有限公司 Iii族氮化物基增强模式晶体管

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MENG ZHANG ET AL: "Influence of Fin Configuration on the Characteristics of AlGaN/GaN Fin-HEMTs", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564487A (zh) * 2020-05-19 2020-08-21 南京大学 基于厚栅介质层电极一步成型的AlGaN/GaN MIS-HEMT器件及其制备方法

Also Published As

Publication number Publication date
CN110676166B (zh) 2020-12-22

Similar Documents

Publication Publication Date Title
JP6373509B2 (ja) 半導体デバイス、及び半導体デバイスの製造方法
CN109873034B (zh) 沉积多晶AlN的常关型HEMT功率器件及其制备方法
CN113113469A (zh) 一种高耐压双栅极横向hemt器件及其制备方法
CN102637726A (zh) MS栅GaN基增强型高电子迁移率晶体管及制作方法
CN105932041A (zh) N面GaN基鳍式高电子迁移率晶体管及制作方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN113013242A (zh) 基于n-GaN栅的p沟道GaN基异质结场效应晶体管
CN108807553B (zh) 一种基于二维半导体材料的同质pn结及其制备方法
TWI701835B (zh) 高電子遷移率電晶體
CN109950323B (zh) 极化超结的ⅲ族氮化物二极管器件及其制作方法
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
CN113178480B (zh) 具有栅漏复合阶梯场板结构的增强型hemt射频器件及其制备方法
CN102646705A (zh) MIS栅GaN基增强型HEMT器件及制作方法
CN111682064B (zh) 高性能MIS栅增强型GaN基高电子迁移率晶体管及其制备方法
CN110676166B (zh) P-GaN帽层的FinFET增强型器件及制作方法
CN111933708A (zh) 一种氮化镓mis-hemt钝化设计及其制备方法
CN114883407B (zh) 基于Fin-FET栅结构HEMT及其制作方法
CN110676172A (zh) 一种实现低导通电阻的增强型氮化镓晶体管的方法
CN116504805A (zh) 具有垂直AlGaN/GaN结构的高电子迁移率晶体管及其制备方法
CN112768508B (zh) 背栅全控型AlGaN/GaN异质结增强型功率HEMT器件及制备方法
CN106449406B (zh) 一种垂直结构GaN基增强型场效应晶体管及其制造方法
CN114743881A (zh) 氧化镓垂直场效应晶体管制备方法及场效应晶体管
JP4850410B2 (ja) 窒化物半導体装置及びその製造方法
KR102067596B1 (ko) 질화물 반도체 소자 및 그 제조 방법
CN111509037A (zh) 一种带有槽型jfet的碳化硅mos器件及其制备工艺

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant