CN115985952A - 半导体器件以及制造半导体器件的方法 - Google Patents

半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明是关于一种半导体器件以及制造半导体器件的方法。所述半导体器件包含：衬底；第一氮化物半导体层，位于所述衬底上方；第二氮化物半导体层，位于所述第一氮化物半导体层上方，且具有大于所述第一氮化物半导体者的能隙，所述第二氮化物半导体层包含第一经掺杂区域和第一本征区域；源极接触及漏极接触，位于所述第二氮化物半导体层上方；栅极结构，位于所述第二氮化物半导体层上方和所述源极接触和所述漏极接触之间，所述栅极结构包含第三氮化物半导体层和位于其上方的栅极接触；以及，第四氮化物半导体层，位于所述第二氮化物半导体层上方和所述栅极结构接触和所述漏极接触之间；其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述栅极结构朝所述衬底方向的投影与所述第一经掺杂区域朝所述衬底方向的投影重叠。本发明改善半导体器件的栅极漏电流效应，使栅极漏电流最小化甚至完全被阻断。

Description

半导体器件以及制造半导体器件的方法
技术领域
本发明属于半导体制造技术领域，特别是涉及氮化物基半导体器件。更确切地说，本发明涉及一种具有改善的栅极漏电流效应的半导体器件及其制造方法。
背景技术
包含直接能隙半导体的组件，例如包含III-V族材料或III-V族化合物(类别：III-V族化合物)的半导体组件可以在各种条件下或各种环境中(例如，在不同的电压和频率下)操作或工作。
半导体组件可以包含异质结双极性晶体管(HBT，heterojunction bipolartransistor)、异质结场效应晶体管(HFET，heterojunction field effect transistor)、高电子迁移率晶体管(HEMT，high-electron-mobility transistor)、调制掺杂场效应晶体管(MODFET，modulation-doped FET)等。
发明内容
本发明提供了一种半导体器件，包含：衬底；第一氮化物半导体层，位于所述衬底上方；第二氮化物半导体层，位于所述第一氮化物半导体层上方，且具有大于所述第一氮化物半导体者的能隙，所述第二氮化物半导体层包含第一经掺杂区域和第一本征区域；源极接触及漏极接触，位于所述第二氮化物半导体层上方；栅极结构，位于所述第二氮化物半导体层上方和所述源极接触和所述漏极接触之间，所述栅极结构包含第三氮化物半导体层和位于其上方的栅极接触；以及，第四氮化物半导体层，位于所述第二氮化物半导体层上方和所述栅极结构接触和所述漏极接触之间；其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述栅极结构朝所述衬底方向的投影与所述第一经掺杂区域朝所述衬底方向的投影重叠。
本发明提供了一种半导体器件，包含：衬底；第一氮化物半导体层，位于所述衬底上方；第二氮化物半导体层，位于所述第一氮化物半导体层上方，且具有大于所述第一氮化物半导体者的能隙，所述第二氮化物半导体层包含第一经掺杂区域和第一本征区域；源极接触及漏极接触，位于所述第二氮化物半导体层上方；栅极结构，位于所述第二氮化物半导体层上方和所述源极接触和所述漏极接触之间，包含第三氮化物半导体层和位于其上方的栅极接触，所述第三氮化物半导体层包含经一次掺杂的第二经掺杂区域和经二次掺杂的第二经掺杂区域；以及，第四氮化物半导体层，覆盖所述栅极结构和所述第二氮化物半导体层；其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述第一经掺杂区域的最大宽度为W1，所述经二次掺杂的第二经掺杂区域的最大宽度为W2，和沿所述方向的垂直方向上，所述第一经掺杂区域的最大高度为H1，所述经二次掺杂的第二经掺杂区域的最大高度为H2，其中0.5≤(H1+H2)/(W1+W2)≤3。
本发明提供了一种制造半导体器件的方法，包含：提供衬底；于所述衬底上方设置第一氮化物半导体层；于所述第一氮化物半导体层上方设置第二氮化物半导体层，所述第二氮化物半导体层具有大于所述第一氮化物半导体者的能隙；于所述第二氮化物半导体层上方设置源极接触及漏极接触；于所述第二氮化物半导体层上方及所述源极接触和所述漏极接触之间布置栅极结构，所述栅极结构包含位于所述第二氮化物半导体层上方的第三氮化物半导体层和位于所述第三氮化物半导体层上方的栅极接触；以与所述第二氮化物半导体层的表面呈锐角的角度向所述第三氮化物半导体层和所述第二氮化物半导体层的连接处注入掺杂物种，以在第二氮化物半导体层中形成第一经掺杂区域和第一本征区域；以及，于所述第二氮化物半导体层上方及所述栅极结构和所述漏极接触之间设置第四氮化物半导体层。
己发现，透过对栅极结构邻近源极接触或漏极接触的侧表面与第二氮化物半导体层远离衬底的上表面的交界处，使用注入工艺于锐角进行非氮元素(例如氧)、氮元素、或其组合进行掺杂，并于所述第二氮化物半导体层上方及所述栅极结构和所述漏极接触之间设置第四氮化物半导体层的解决方案，可以改善半导体器件的栅极漏电流、使栅极漏电流最小化甚至完全被阻断，进而达成降低系统功耗、提高栅极击穿电压和改善器件可靠性的目的。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本发明的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
以下所参照的附图为更详细地描述本发明的实施方式，其中：
图1所示者为根据本发明的一些实施例的半导体器件100的横截面图。
图2所示者为图1的半导体器件100的区域A的穿透式电子显微镜(TEM)照片。
图3所示者为根据本发明的一些实施例的半导体器件300的横截面图，其中所述第二氮化物半导体层包含一处第一经掺杂区域。
图4所示者为根据本发明的一些实施例的半导体器件300的经掺杂区域105-1的穿透式电子显微镜照片。
图5所示者为根据本发明的一些实施例的制造半导体器件300的步骤的流程图。
图6所示者为图5的流程图中的步骤S501的结构的横截面图。
图7所示者为图5的流程图中的步骤S503的结构的横截面图。
图8所示者为图5的流程图中的步骤S505的结构的横截面图。
图9所示者为图5的流程图中的步骤S507的结构的横截面图。
图10所示者为图5的流程图中的步骤S509的结构的横截面图。
图11所示者为图5的流程图中的步骤S511的结构的横截面图。
图12所示者为图5的流程图中的步骤S513的结构的横截面图。
图13所示者为根据本发明的一些实施例的半导体器件301的横截面图，其中所述氮化物半导体层105包含两处经掺杂区域105-1。其中，大体上沿连接所述源极接触107和所述漏极接触109的方向上，所述栅极结构111朝所述衬底101方向的投影与所述经掺杂区域105-1朝所述衬底101方向的投影重叠。
图14所示者为根据本发明的一些实施例的半导体器件302的横截面图，其中，所述氮化物半导体层113包含经一次掺杂的经掺杂区域113-1和经二次掺杂的经掺杂区域113-2，其中所述经二次掺杂的经掺杂区域113-2与所述氮化物半导体层117接触。
图15所示者为根据本发明的一些实施例的半导体器件303的横截面图，其中所述氮化物半导体层113包含邻近所述漏极接触109的一侧113SW1，其中，大体上沿连接所述源极接触107和所述漏极接触109的方向上，所述一侧113SW1朝所述衬底101方向的投影与所述本征区域105-2朝所述衬底101方向的投影重叠。
图16所示者为根据本发明的一些实施例的半导体器件304的横截面图，其中所述半导体器件304包含源极场板721和介电层122。
具体实施方式
为使图示清晰且简明，除非另外规定，否则不同图中的相同参考标号指示相同的组件。各图中标示的X方向是大体上连接源极接触和漏极接触的方向，Y方向是大体上垂直于X方向的方向。
此外，为使描述简单，可省略公知步骤和组件的描述和细节。尽管器件在本文中可以被描述为某些n沟道或p沟道器件或者某些n型或p型掺杂，实际上，本发明亦可应用于互补器件。词语“大体上"或“基本上"的使用意指组件的值具有预期接近陈述值或位置的参数。然而，如本领域所熟知，始终存在妨碍值或位置确切地为陈述值或位置的微小差异。本领域公认的是，最多达至少百分之十(10％)(并且对于包括半导体掺杂浓度的一些组件，甚至至百分之二十(20％))的偏差是与确切如所述的理想目标相差的合理偏差。权利要求书和/或具体实施方式中的术语“第一”、“第二”、“第三”等(如用在组件名称的一部分中)用于区分类似组件，并且不一定描述时间上、空间上、等级上或任何其他方式的顺序。应当理解，如此使用的术语在适当情况下可互换，并且本文所述的实施方案能够以除本文所述或举例说明外的其他顺序来操作。提到“一些实施例”或“一些实施方案”，意味着结合所述实施方案描述的特定的特征、结构或特性包含在本发明的至少一个实施方案中。因此，在本说明书通篇内的不同位置出现的短语“在一些实施方案中"，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。此外，如本领域的普通技术人员所清楚的，在一个或多个实施方案中，具体特征、结构或特性可以任何合适的方式结合。
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本申请中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本申请可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下面详细讨论本发明的实施例。然而，应当理解的是，本发明提供了许多可应用的概念，这些概念可以体现在各种各样的特定上下文中。所讨论的具体实施例仅仅是说明性的，并不限制本发明的范围。
以III-V族材料为代表的第三代半导体材料掀起了电力电子行业的根本变革。相较于第一代半导体材料(例如：硅(Si)或碳化硅(SiC))及第二代半导体材料(例如：砷化镓(GaAs))，第三代半导体材料(例如：氮化镓(GaN))是更加优越的材料。第三代半导体材料具有大禁带宽度、高击穿电压、高峰值电子速率、高饱和电子漂移速度、以及耐热特性和良好的抗辐射和抗腐蚀等优异特性，同时其异质结构中的极化效应可以使界面处形成高浓度的二维电子气，为功率器件提供了高迁移率高载流子浓度的沟道输运层，非常适于应用于高温、高频、高功率及高击穿电压电力电子器件中。III-V族材料及其异质结构在光电器件、电力电子、射频(RE)和微波功率放大器、激光器和探测器件等方面都展现出极具价值的应用潜力。
在制造GaN基半导体器件时，通常是利用GaN材料体系异质结结构处的二维电子气来实现。而二维电子气是由于GaN基异质结中存在着较强的自发极化和压电极化作用在AlGaN/GaN界面处形成的。
在AlGaN/GaN材料体系中，由于极强的自发极化和压电极化效应，非经故意地掺杂也可以形成高浓度的电子沟道。在这种情况下，由于沟道中没有施主杂质导致的散射，电子可以高速移动，获得很高的电子迁移率，最终结果是异质结构中产生了一高浓度高迁移率的电子薄层，从而导致很低的沟道电阻。在场效应晶体管(FET)中，通过在栅电极上施加偏压来改变这一层的电导，从而完成晶体管的工作，这是第二代半导体材料(如砷化镓)没有的优占。
由于HEMT具有更低的杂质散射与晶格散射，会比MESFET具更佳的载子浓度与电子迁移率，因此，GaN材料极适合用于制造HEMT，以应用于高频、高功率或微波等用途。对高频、高功率的组件来说须具备高崩溃电压与高电子速度的特性，从功率放大器的观点来看，第三代半导体HEMTs比第二代半导体HEMTs具有更佳的功率密度，更能够符合半导体组件对于微型化尺寸的需求。
AlGaN/GaN HEMT是最常见的异质结高迁移率晶体管，可以利用有机金属化学气相沉积法(MOCVD)或者分子束磊晶(MBE)等技术在衬底材料(例如，蓝宝石、硅、碳化硅)上依序地外延生长GaN层、AlGaN层和相关结构，来制备AlGaN/GaN HEMT。
虽然GaN/AlGaN本身的固有物理性质允许在小的半导体衬底面积上同时实现高崩溃电压和高电流水平，然而，许多不同的物理效应仍然限制了氮化镓功率器件的耐压性能。在大多数情况下，最大的允许工作电压受到过大的栅极漏电流的限制，栅极漏电流是指由栅极金属，沿经掺杂氮化物半导体层的侧壁及第一氮化物半导体层与钝化层之界面泄漏至源极及/或漏极之电流，过大的栅极漏电流可能抑制半导体组件的工作电压，劣化半导体组件的性能和可靠性。
硅基氮化镓(GaN-on-Si)为近年工艺发展的发展趋势，硅衬底不仅具备成本优势，硅基氮化镓亦可与现代硅半导体制程相容。惟，由于硅和镓之间存在大约4.2％的高晶格失配，表面张力会导致镓的晶格产生高的胎面位错密度(TDD)，而降低了器件性能。另外，由于氮化镓与硅在热膨胀系数上之差异高达34％，从而在晶膜成长时或室温下导致外延膜破裂或硅衬底弯曲变形。由于外延膜的结晶品质不佳，导致外延膜的表面缺陷密度高，因此，纵使该等表面缺陷经钝化处理后，硅基氮化镓HEMT在栅极工作电压为5至6M时仍然会产生10-12A/mm到10-8A/mm左右的栅极漏电流。己发现，当硅基氮化镓HEMT用于例如比较器或振荡器等电路时，10-12A/mm到10-8A/mm左右的栅极漏电流仍然会造成在6～8M的操作电压下的提前击穿，以及10Watt左右的系统功耗，从而降低系统效率达约5％，如此系统效率的降低导致无法符合业界标准和需求。
图1所示者为根据本发明一些实施方案的半导体器件100的横截面图。半导体器件100包含：衬底101；氮化物半导体层103，位于衬底101上方；氮化物半导体层105，位于氮化物半导体层103上方，且具有大于氮化物半导体层103者的能隙，氮化物半导体层105具有表面105SF1和表面105SF2，表面105SF1和氮化物半导体层103接触，表面105SF2位于表面105SF1的相对侧；源极接触107和漏极接触109，至少部份地埋入氮化物半导体层105中，且位于氮化物半导体层105的表面105SF1上方；栅极结构111，位于氮化物半导体层105上方和源极接触107和漏极接触109之间，栅极结构111包含氮化物半导体层113和位于其上方的栅电极115，氮化物半导体层113具有表面113SF3和表面113SF4，表面113SF3和氮化物半导体层105的表面105SF2接触，表面113SF4和栅电极115接触；和，氮化物半导体层117，位于氮化物半导体层105上方和栅极接触107和漏极接触109之间。
氮化物半导体层117在自由成长过程中会形成结晶，结晶的区域在失效分析中体现为原子堆积区域，结晶的区域的穿透式电子显微镜(TEM)照片如图2所示。当施加电压于半导体器件100时，电子通过原子堆积区域移动便会产生漏电流效应。
图2所示者为图1的半导体器件100的区域A的穿透式电子显微镜照片。由于图1的半导体器件的100衬底上的栅极结构111邻近漏极接触109的一侧的氮化物半导体层105和氮化物半导体层113的交接处并未经掺杂，因此，氮化物半导体层117具有高度结晶性。
图3和图4分别显示根据本发明的一些实施方案的半导体器件300的横截面图，该结构大体上沿的源极接触107及漏极接触109连线的切面所绘制。
半导体器件300包含：衬底101；氮化物半导体层103；氮化物半导体层105；源极接触107；漏极接触109；栅极结构111，其包含氮化物半导体层113和位于其上方的栅电极115；以及，氮化物半导体层117。
氮化物半导体层103位于衬底101上方。
氮化物半导体层105，位于氮化物半导体层103上方，且具有大于氮化物半导体103者的能隙。氮化物半导体层105具有表面105SF1和表面105SF2，表面105SF1和氮化物半导体层103接触，表面105SF2位于表面105SF1的相对侧，氮化物半导体层105包含经掺杂区域105-1和本征区域105-2。
经掺杂区域105-1与氮化物半导体113接触。经掺杂区域105-1与氮化物半导体117接触。经掺杂区域105-1与氮化物半导体层113邻近漏极接触109的一侧113SW1接触。经掺杂区域105-1的顶面与氮化物半导体113的底面共平面。经掺杂区域105-1的顶面与氮化物半导体117的底面共平面。
本征区域105-2与氮化物半导体113接触。本征区域105-2与氮化物半导体117接触。本征区域105-2的顶面与经掺杂区域105-1的顶面共平面。本征区域105-2的顶面与经掺杂区域105-1的顶面共平面。本征区域105-2的顶面与氮化物半导体113的底面共平面。本征区域105-2的顶面与氮化物半导体117的底面共平面。
本征区域105-2至少部分地包围经掺杂区域105-1。经掺杂区域105-1轮廓周界的大体上平行于衬底101的切面其中一者与表面105SF1相比更远离衬底101。本征区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于氮化物半导体113与漏极接触109之间。经掺杂区域105-1轮廓周界的大体上平行于衬底101的切面其中一者位于表面105SF1的上方。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于栅电极115与漏极接触109之间。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体113相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与栅电极115相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体117相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1共平面。
源极接触107和漏极接触109至少部份地埋入氮化物半导体层105中，且位于氮化物半导体层105的表面105SF1上方。
栅极结构111位于氮化物半导体层105上方。栅极结构111位于源极接触107和漏极接触109之间。栅极结构111包含氮化物半导体层113和位于其上方的栅电极115。氮化物半导体层113具有表面113SF3和表面113SF4，表面113SF3和氮化物半导体层105的表面105SF2接触，表面113SF4和栅电极115接触。
半导体器件300中的氮化物半导体层113邻近漏极接触109的一侧113SW1和氮化物半导体层105的交接处经掺杂。
大体上沿连接源极接触107及漏极接触109的方向上，栅极结构111朝衬底101方向的投影与经掺杂区域105-1朝衬底101方向的投影重叠。
根据本发明的半导体器件300可以在各种电压位准下工作。例如，半导体器件300可以在相对高的电压位准(例如，等于或大于约200V)下工作。
衬底101可以为本领域已知的任何半导体衬底，包括但不限于硅(Si)、经掺杂硅、碳化硅(SiC)、氮化镓、氧化锌、碳化硅(Sic)、硅化锗(SiGe)、砷化镓(GaAs)、蓝宝石、绝缘体上硅(SOI)或其他合适的材料，优选者为硅。衬底301还可以包括经掺杂的区域(图中未标示)，例如p阱(p-well)、n阱(n-well)或其类似物。例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。衬底301还可以可包括杂质。衬底101具有有源面(active layer)及与有源面相对的背面，有源面上方可形成集成电路。
氮化物半导体层103可以形成在衬底101上方，可包括，但不限于，III族氮化物，例如，表为式InxAlyGa1-x-yN的化合物，其中x+y≤1。III族氮化物可进一步包括但不限于例如表为式AlyGa(1-y)N的化合物，其中y≤1。优选地，氮化物半导体层103可包括具有约3.4ev的带隙的GaN层。在沿Y方向上，氮化物半导体层103的厚度可以为约100nm至约1000nm，优选为约100nm至约500nm。
氮化物半导体层103与衬底101可以为同质材料，例如但不限于GaN，在外延成长时，氮化物半导体层103与衬底101之间无晶格常数或热膨胀系数不匹配之问题，因此，氮化物半导体层103可直接生长于衬底101上，并与衬底101接触，毋须使用缓冲层。
氮化物半导体层103与衬底101为异质材料，由于氮化物半导体层103与衬底101具有不同的晶格常数及热膨胀系数，在外延成长时，通常会生成大量错位及裂痕，进而降低半导体器件300的效率，甚至使其失效。为避免以上情况，缓冲层(图中未标示)可以形成于衬底101和氮化物半导体层103之间。缓冲层可用以促进氮化物半导体层103与衬底101之间的晶格匹配，以降低异质材料的界面应力及/或热应力，从而改善氮化物半导体层103中的缺陷、裂痕密度。适用于作为缓冲层的材料例如但不限于氧化物(例如，氧化锌)或氮化物(例如氮化铝(AlN)、氮化铝镓(AlGaN))等。
超晶格层(图中未标示)可以形成在缓冲层上。超晶格层可为复数层或复数层堆迭，例如AlGaN/GaN层或AlN/GaN层的复数迭层。超晶格层可降低半导体器件的张应力。超晶格层亦可防止缺陷(如错位)从其下方的层(如缓冲层)行进到氮化物半导体层103中，以增加氮化物半导体层103的结晶品质，避免半导体器件300失效。超晶格层可捕获从衬底101扩散至氮化物半导体层103的电子，进而提升半导体器件300的可靠性。超晶格层可减少电子捕获。在沿Y方向上，超晶格层的厚度一般为约1μm至4μm，且相较于缓冲层为厚。
在高压应用中，为避免电压直接击穿至衬底101，缓冲层或超晶格层可掺杂其他异质元素，例如但不限于：碳、氧、或氮，彼等可为故意掺杂或非故意掺杂。
氮化物半导体层105形成在氮化物半导体层103的上方。氮化物半导体层105具有的带隙可大于氮化物半导体层103的带隙。氮化物半导体层105具有表面105SF1和表面105SF2，表面105SF1和氮化物半导体层103接触，表面105SF2位于表面105SF1的相对侧。氮化物半导体层105可包括，但不限于，Ⅲ族氮化物，例如，表为式InxAlyGa1-x-yN的化合物，其中x+y≤1。III族氮化物可进一步包括，但不限于，例如，表为式AlyGa(1-y)N的化合物，其中y≤1。优选地，氮化物半导体层105可包括具有约4ev的带隙的AlGaN层。氮化物半导体层105包含经掺杂区域105-1和本征区域105-2。在沿Y方向上，氮化物半导体层105可以具有约10至约30nm的厚度，优选地，在沿Y方向上，氮化物半导体层105具有约10至约20nm的厚度。
异质结可以在氮化物半导体层103和氮化物半导体层105之间形成，例如在氮化物半导体层103和氮化物半导体层105的界面处，并且，不同氮化物的异质结的偏振形成二维电子气(2DEG)区域，且其相邻于氮化物半导体层103和氮化物半导体层105的界面。2DEG区域可以形成在氮化物半导体层103中。氮化物半导体层103可以向2DEG区域提供电子或从2DEG区域移除电子，从而控制半导体器件300的传导。
源极接触107及漏极接触109设置于氮化物半导体层105上方。源极接触107和漏极接触109至少部份地埋入氮化物半导体层105中，且位于氮化物半导体层105的表面105SF1上方。源极接触307和漏极接触309的金属形成对氮化物半导体层105的欧姆接触，以便收集电子或将电子提供至沟道区域。用于形成源极接触307和漏极接触307的金属可包括难熔金属或其化合物，例如但不限于，铝(Al)、钛(Ti)、铌(Nb)、钼(MO)、钽(Ta)、钨(w)、铼(Re)、钛(Ti)、钒(v)、铬(cr)、锆(zr)、铪(Hf)、钌(Ru)、锇(Os)、铱(Ir)等金属，或该等金属的化合物，例如氮化钽(TaN)、氮化钛(TiN)、碳化钨(WC)等。本领域技术人员将理解的是，源极接触307和漏极接触309可以由单金属或金属堆叠(诸如钨和/或钛或其他众所周知的电极材料)形成。
栅极结构111位于氮化物半导体层305上方。栅极结构311位于源极接触107和漏极接触109之间。栅极结构111包含氮化物半导体层113和位于其上方的栅电极115。氮化物半导体层113具有表面113SF3和表面113SF4，表面113SF3和氮化物半导体层105的表面105SF2接触，表面113SF4和栅电极115接触。栅极结构111可利用栅极先制(Gate First)工艺形成，即在形成源极接触107和漏极接触109之前形成栅极结构111。栅极结构311可利用栅极后制(Gate last)工艺形成，即在形成源极接触107和漏极接触109之后，再形成栅极结构111。
栅极结构111中的氮化物半导体层113包含经一次掺杂的经掺杂区域113-1和经二次掺杂的经掺杂区域113-2。用语"经一次掺杂"是指本征氮化物半导体层113历经一道掺杂制程处理，"经一次掺杂"的氮化物半导体层113可包含一或多种掺杂的材料。用语"经二次掺杂"是指在"经一次掺杂"的氮化物半导体层113的基础上再历经另一道掺杂制程处理，"二次掺杂"所使用的掺杂的材料可与"一次掺杂"所用者相同，亦可与"一次掺杂"所用者不同，例如但不限于：非氮元素、氮元素、或其组合掺杂。氮化物半导体层113包含p型掺杂的III-V族材料。优选地，氮化物半导体层113包含p型掺杂的III族氮化物，例如，表为式AlyGa(1-y)N的化合物，其中y≤1。更优选地，氮化物半导体层113包含p型掺杂的GaN。经二次掺杂的经掺杂区域113-2是在氮化物半导体层113的基础上再经非氮元素、氮元素、或其组合掺杂的区域。氮化物半导体层311的宽度可介于约0·5μm至约1.5μm之间。在沿X方向上，氮化物半导体层311的宽度可介于约0·8μm至约1.2μm之间。优选地，在沿X方向上，氮化物半导体层311的宽度为约1.0μm。
栅极结构111中的栅电极115可以是或包括栅极金属。栅极金属可包括，例如，但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)及其化合物(例如但不限于氮化钛(TiN)、氮化钽(TaN)、其他传导性氮化物、或传导性氧化物)、金属合金(例如铝铜合金(Al-Cu))或其他合适的材料。栅电极115包含单金属。栅电极115包含金属堆叠(诸如钨和/或钛或其他众所周知的电极材料)。
氮化物半导体层113包含邻近漏极接触109的一侧113SW1，和邻近源极接触107的一侧113SW2。其中，大体上沿连接源极接触107和漏极接触109的方向上，一侧113SW1朝衬底101方向的投影与本征区域105-2朝衬底101方向的投影重叠。一侧113SW1和氮化物半导体层105的表面105SF2的交接处具有经非氮元素、氮元素、或其组合掺杂的经二次掺杂的经掺杂区域113-2。经掺杂区域113-2的轮廓并没有特殊限制，例如，可以为直线形、放射形、圆形、半圆形、椭圆形、矩形、不规则形等等。如图3和图4中所显示，在沿X方向上，经二次掺杂的经掺杂区域311-2具有大体上平行于氮化物半导体层105的最大宽度W1，和大体上垂直于氮化物半导体层113的一侧113SW1沿Y方向的最大高度H1，最大高度H1和最大宽度W1的比为介于约0.5到约3之间，优选为介于约0.5到约2之间，更优选为介于约0.5到约1.5之间。进行掺杂步骤的方式并没有特殊限制，可以透过本领域技术人员知悉的任何工艺来进行，优选为透过注入工艺来进行掺杂。
因为氮化物半导体层103在栅电极115下方己产生实际的信道(电子信道区域)，在栅电极115为零偏压状态下预设是开启(ON)状态，这样的器件又可称为空乏型器件。当栅电极115处于零偏压状态时，在氮化物半导体层113下形成的2DEG区域可被预设为处于关闭(OFF)状态。当向栅电极115施加电压时，在栅电极115下方的2DEG区域中引致电子或电荷。当电压升高时，引致的电子或电荷的数目也随之增加。这样的器件可以称为增强型器件。当栅电极115处于零偏压状态下，没有电流通过半导体器件，即半导体器件的阈值电压为正值。此时，栅电极115为经掺杂的p型III-V材料可有助于减少漏电流，并且提高阈值电压。
氮化物半导体层117可以共形地覆盖栅极结构111和位于源极接触107和漏极接触109之间的氮化物半导体层105。氮化物半导体层117可包括，但不限于，例如，表为式AlyGa(1-y)N的化合物，其中y≤1。优选地，氮化物半导体层313为AlN层。在沿Y方向上，氮化物半导体层117的厚度可介于约至约之间。
图4所示者为根据本发明的一些实施例的半导体器件300的经掺杂区域105-1的穿透式电子显微镜照片。半导体器件300的栅极结构的氮化物半导体层113靠近漏极109的一侧113SW1和氮化物半导体层105的表面105SF2的交接处经使用注入工艺于锐角进行非氮元素、氮元素、或其组合的掺杂，形成经掺杂区域105-1，从而，后续设置的氮化物半导体层117中的结晶程度明显减少，因而，游离的电子减少，在施加电压时仅会有更少的电子移动，由于单位时间内电子移动减少，故电流减小，从而漏电减小。
根据本发明的半导体组件300可包括异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)、已调制掺杂的FET(MODFET)或其类似物。
参考图5，其显示根据本发明的一些实施例的制造半导体器件的方法的相关步骤的流程图。另外，图6至图16所示者为根据本发明的一些实施例的制造半导体器件的步骤一些操作。
参考图5和图6，步骤S501中提供了衬底101。衬底101可以为熟知本领域的技术人员已知的任何半导体衬底，包括但不限于硅(Si)、经掺杂硅、碳化硅(SiC)、氮化镓、氧化锌、碳化硅(Sic)、硅化锗(SiGe)、砷化镓(GaAs)、蓝宝石、绝缘体上硅(SOI)或其他合适的材料，优选者为硅。
参考图5和图7，在步骤S503中，于衬底101上方形成了氮化物半导体层103。可以使用熟知本领域的技术人员已知的任何半导体制造技术来形成氮化物半导体层103。例如，可以透过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、有机金属化学气相沉积(MOCVD)、分子束磊晶(MBE)、电镀、及/或其他适当的沉积步骤形成氮化物半导体层003。优选为透过ALD形成氮化物半导体层103。氮化物半导体层103的厚度并没有特殊限制，通常，在沿Y方向上，氮化物半导体层103的厚度可以为约100nm至约1000nm，优选为约100nm至约500nm。
氮化物半导体层303是直接生长于衬底301上，并与衬底101接触。氮化物半导体层103与衬底101为异质材料，为了避免在外延成长时的错位及裂痕，本发明的方法可以进一步包括于衬底101和氮化物半导体层103之间形成成核层(图中未标示)。本发明的方法可以进一步包括于衬底101和氮化物半导体层103之间形成缓冲层(图中未标示)。可以使用熟知本领域的技术人员已知的任何半导体制造技术来形成缓冲层。适用于作为缓冲层的材料例如但不限于氧化物(例如，氧化锌)或氮化物(例如氮化铝(AlN)、氮化铝镓(AlGaN))等。
本发明的方法进一步包括于缓冲层上形成超晶格层(图中未标示)的步骤。超晶格层可以降低半导体器件300的张应力，防止缺陷(例如错位)从其下方的层(例如缓冲层)行进到氮化物半导体层103中，因此，可以增加氮化物半导体层103的结晶品质，进而避免半导体器件300失效及提升其可靠性。可以使用熟知本领域的技术人员已知的任何半导体制造技术来形成超晶格层。超晶格层的厚度并没有特殊限制，通常，在沿Y方向上，超晶格层的厚度为约1μm至约4μm，且相较于缓冲层为厚。
参考图5和图8，在步骤S505中，于氮化物半导体层103上方形成了氮化物半导体层105，氮化物半导体层105具有大于氮化物半导体者的能隙。可以使用熟知本领域的技术人员已知的任何半导体制造技术来形成氮化物半导体层105。例如，可以透过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、有机金属化学气相沉积(MOCVD)、分子束磊晶(MBE)、电镀、及/或其他适当的沉积步骤形成氮化物半导体层105。优选为透过ALD形成氮化物半导体层105。
参考图5和图9，在步骤S507中，于氮化物半导体层105上方设置了源极接触107。于氮化物半导体层105上方布置了漏极接触109。可以使用熟知本领域的技术人员已知的任何半导体来布置源极接触107和漏极接触109。
参考图6和图10，在步骤S509中，于第二氮化物半导体层305上方布置了栅极结构111。栅极结构111设置在源极接触107和漏极接触109之间。栅极结构111与源极接触107和漏极接触109的相对距离可因设计需求而调整。栅极结构111和源极接触107之间的距离大于栅极结构111和漏极接触109之间的距离。栅极结构111和源极接触107之间的距离等于栅极结构111和漏极接触109之间的距离。栅极结构111和源极接触107之间的距离小于栅极结构111和漏极接触109之间的距离。栅极结构111包含位于氮化物半导体层105上方的氮化物半导体层113，栅极结构111包含位于第三氮化物半导体层113上方的栅电极115，氮化物半导体113层具有邻近漏极接触109的一侧113SW1。氮化物半导体113层具有邻近源极接触307的一侧113SW2。可以使用熟知本领域的技术人员已知的任何半导体制造技术来形成栅电极115，包括但不限于沉积、光刻及蚀刻工艺等。
参考图5和图11，在步骤S511中，使用注入工艺锐角于氮化物半导体层105的表面105SF2和氮化物半导体层113的一侧113SW1的交接处进行非氮元素、氮元素、或其组合的掺杂。用语"锐角"为沿着氮化物半导体层105的表面105SF2的夹角。优选地，锐角为所沿着述氮化物半导体层105的表面105SF2大体上为约25°至约45°的夹角。更优选地，锐角为所沿着述氮化物半导体层105的表面105SF2大体上为约35°至约45°的夹角。氮化物半导体层105包含经掺杂区域105-1和本征区域105-2。经掺杂区域105-1的轮廓并没有特殊限制，例如，可以为直线形、放射形、圆形、半圆形、椭圆形、矩形、不规则形等等。此处，经掺杂区域105-1经配置使经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面，其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1共平面。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于氮化物半导体层113与漏极接触109之间。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于栅电极115与漏极接触109之间。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与栅电极115相交。
参考图5和图12，在步骤S513中，形成了氮化物半导体层117，氮化物半导体层117共形地覆盖栅极结构111和位于源极接触107和漏极接触109之间的氮化物半导体层105。可以使用本领域已知的任何半导体制造技术来形成氮化物半导体层117。例如，可以透过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、电镀、和/或其他适当的沉积方式形成氮化物半导体层117。优选为透过ALD形成氮化物半导体层117。
参照图12，其中，大体上沿连接源极接触107及漏极接触109的方向上，经掺杂区域105-1具有最大宽度W1，其中，大体上垂直于第三氮化物半导体层113的一侧113SW1的方向上，经掺杂区域105-1具有最大高度H1，最大高度H1和最大宽度W1的比为介于约0.5到约3之间，优选为介于约0.5到约2之间，更优选为介于约0.5到约1.5之间。
图13所示的半导体器件301大抵上相同于图3所示的半导体器件300，差异在于：半导体器件301包含两个不同的经掺杂区域105-1,105-1'，进一步改善了半导体器件301的栅极漏电流。经掺杂区域105-1'的配置方式大抵上相同于经掺杂区域105-1'，差异在于：经掺杂区域105-1'轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW2共平面。经掺杂区域105-1'轮廓周界的大体上垂直于衬底101的切面其中一者位于源极接触107与氮化物半导体层113之间。经掺杂区域105-1'轮廓周界的大体上垂直于衬底101的切面其中一者位于源极接触107与栅电极115之间。
图14所示的半导体器件302大抵上相同于图3所示的半导体器件300，差异在于：包含经一次掺杂的经掺杂区域113-1和经二次掺杂的经掺杂区域113-2。本发明半导体器件302中氮化物半导体层105的经掺杂区域105-1和氮化物半导体层113的经二次掺杂的经掺杂区域113-2构成一共同区域，共同区域位于氮化物半导体层105和氮化物半导体层113之间。氮化物半导体层113的经二次掺杂的经掺杂区域113-2与氮化物半导体层117接触。本发明的半导体器件302中氮化物半导体层113包含邻近漏极接触109的一侧113SW1，其中，大体上沿连接源极接触107和漏极接触109的方向上，一侧113SW1朝衬底101方向的投影与本征区域105-2朝衬底101方向的投影重叠。
经二次掺杂的经掺杂区域113-2轮廓周界的大体上平行于衬底101的切面其中一者与源极接触107相交。经二次掺杂的经掺杂区域113-2轮廓周界的大体上平行于衬底101的切面其中一者与漏极接触109相交。经二次掺杂的经掺杂区域113-2轮廓周界的大体上平行于衬底101的切面其中一者位于表面113SF4之下。表面113SF4与经二次掺杂的经掺杂区域113-2轮廓周界的大体上平行于衬底101的切面其中一者相比更远离衬底101。经二次掺杂的经掺杂区域113-2的底面与经一次掺杂的经掺杂区域113-1的底面共平面。经二次掺杂的经掺杂区域113-2的底面与氮化物半导体层113的底面共平面。经一次掺杂的经掺杂区域113-1的底面与氮化物半导体层113的底面共平面。经一次掺杂的经掺杂区域113-1的底面与氮化物半导体层117的底面共平面。经二次掺杂的经掺杂区域113-2的底面与氮化物半导体层117的底面共平面。经一次掺杂的经掺杂区域113-1的底面与经掺杂区域105-1的顶面共平面。经一次掺杂的经掺杂区域113-1的底面与本征区域105-2的顶面共平面。经一次掺杂的经掺杂区域113-1的底面与氮化物半导体层105的顶面共平面。经二次掺杂的经掺杂区域113-2与经掺杂区域105-1接触。
经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1共平面。经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者共平面。经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与经掺杂区域105-1相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与经二次掺杂的经掺杂区域113-2相交。经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与栅电极115相交。经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者位于本征区域105-2轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1之间。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1之间。
图15所示的半导体器件303大抵上相同于半导体器件302，差异在于：经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者与氮化物半导体层113邻近漏极接触109的一侧113SW1共平面；经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者位于氮化物半导体层113与源极接触109之间。经二次掺杂的经掺杂区域113-2轮廓周界的大体上垂直于衬底101的切面其中一者位于经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与另一者之间。本发明半导体器件303中氮化物半导体层105的经掺杂区域105-1和氮化物半导体层113的经二次掺杂的经掺杂区域113-2构成一共同区域。本发明的半导体器件303中氮化物半导体层113包含邻近漏极接触109的一侧113SW1，其中，大体上沿连接源极接触307和漏极接触309的方向上，一侧113SW1朝衬底101方向的投影与本征区域105-2朝衬底101方向的投影重叠。
本发明的半导体器件300中，大体上沿连接源极接触107和漏极接触109的方向上，氮化物半导体层105的经掺杂区域105-1的最大宽度为W1，经二次掺杂的经掺杂区域113-2的最大宽度为W2，沿方向的垂直方向上，经掺杂区域105-1的最大高度为H1，经二次掺杂的经掺杂区域113-2的最大高度为H2，其中0.5≤(H1+H2)/(W1+W2)≤3。沿方向的垂直方向上，氮化物半导体层113具有厚度H3，其中H3>50nm，且1≤(H1+H2)/(W1+W2)≤2.5。沿方向的垂直方向上，氮化物半导体层113具有厚度H3，其中H3>50nm，且H2/H3≤0.5。沿方向的垂直方向上，氮化物半导体层113具有厚度H3，其中H3≤50nm，且0.5≤(H1+H2)/(W1+W2)<1.5。沿方向的垂直方向上，氮化物半导体层113具有厚度H3，其中H3≤50nm，且H2/H3≤0.8。
参照图16，图16显示装置304，图16所示的半导体器件304大抵上相同于图3所示的半导体器件300，差异在于：半导体器件304额外包含介电层122。介电层122设置于氮化物半导体层117上方。介电层122设置于栅极结构111上方。介电层122设置于氮化物半导体层113上方。介电层122设置于栅电极115上方。介电层122位于源极接触107和漏极接触109之间。介电层122围绕栅极结构111。介电层122围绕氮化物半导体层113。介电层122围绕栅电极115。
参照图16，图16所示的半导体器件304额外包含场板121。场板121设置于介电层122上方。场板121与源极接触107电连接。场板121可藉由导通孔(123)与源极接触107电连接。场板121朝衬底101方向的投影与源极接触107重叠。场板121朝衬底101方向的投影与闸极结构111重叠。场板121朝衬底101方向的投影与氮化物半导体层113重叠。场板121往衬底的投影与闸电极115重叠。场板121朝衬底101方向的投影与源极接触107不重叠。场板121朝衬底101方向的投影与闸极结构111不重叠。场板121朝衬底101方向的投影与氮化物半导体层113不重叠。场板121朝衬底101方向的投影与闸电极115重叠。场板121朝衬底101方向的投影覆盖闸极结构111。场板朝衬底101方向的投影覆盖氮化物半导体层113。场板121朝衬底101方向的投影覆盖闸电极115。场板121朝向衬底的底面低于闸电极115远离衬底101的顶面。场板121朝向衬底的底面高于闸电极115远离衬底101的顶面。场板121朝衬底101方向的投影与经掺杂区域105-1朝衬底101方向的投影重叠。场板121朝衬底101方向的投影与经掺杂区域105-1朝衬底101方向的投影不重叠。场板121朝衬底101方向的投影的一部份位于源极接触107和氮化物半导体层113之间。场板121朝衬底101方向的投影的一部份位于氮化物半导体层113和漏极接触109之间。
经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与场板121相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中一者与场板121不相交。经掺杂区域105-1轮廓周界的大体上垂直于衬底101的切面其中二者与场板121相交。
图16所示的半导体器件304的制造方法大抵上相同于图3所示的半导体器件300的制造方法，差异在于：在半导体器件304的制造方法中，额外增加了以下步骤：沉积介电层122，开通孔，填入金属作为导通孔123，和设置场板121。可以使用熟知本领域的技术人员已知的任何半导体制造技术来进行上述额外步骤。由于图16所示的半导体器件304具有额外设置的场板121和介电层122，进一步改善了半导体器件304的栅极漏电流。
除非另外规定，否则如“在…上”、“在…下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在…上方”、“在…下方”的空间描述是相对于图式中所展示的定向指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点不会因此类布置而有偏差。
如本文中所使用，术语“竖直”用以指向上和向下方向，而术语“水平”是指横向于竖直方向的方向。
如本文中所使用，术语“大约”、“大体上”、“大体”和“约”用以描述和解释小的变化。当与事件或情况结合使用时，术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％，那么第一数值可认为“大体上”相同于或等于第二数值。举例来说，“大体上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。
如果两个表面之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为这两个表面是共面的或大体上共面的。如果表面的最高点与最低点之间的移位不超过5μm、不超过2μm、不超过1μm或不超过0.5μm，那么可认为表面大体上平坦。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是导电性大于大约104S/m(如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外指定，否则材料的电导率在室温下测量。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由随附权利要求书定义的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。归因于制造过程和公差，本发明中的工艺再现与实际设备之间可能存在区别。可能存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性而非限定性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本发明的目标、精神和范围。所有此类修改是既定在随附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。相应地，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (25)

1.一种半导体器件，包含：
衬底；
第一氮化物半导体层，位于所述衬底上方；
第二氮化物半导体层，位于所述第一氮化物半导体层上方，且具有大于所述第一氮化物半导体者的能隙，所述第二氮化物半导体层包含第一经掺杂区域和第一本征区域；
源极接触及漏极接触，位于所述第二氮化物半导体层上方；
栅极结构，位于所述第二氮化物半导体层上方，且位于所述源极接触和所述漏极接触之间，所述栅极结构包含第三氮化物半导体层和位于其上方的栅极接触；以及，
第四氮化物半导体层，位于所述第二氮化物半导体层上方，且位于所述栅极结构接触和所述漏极接触之间；
其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述栅极结构朝所述衬底方向的投影与所述第一经掺杂区域朝所述衬底方向的投影重叠。
2.根据权利要求1所述的半导体器件，其中，大体上沿连接所述所述源极接触和所述漏极接触的方向上，所述栅极结构朝所述衬底方向的投影与所述第一本征区域朝所述衬底方向的投影重叠。
3.根据权利要求1所述的半导体器件，其中所述第三氮化物半导体层包含经一次掺杂的第二经掺杂区域和经二次掺杂的第二经掺杂区域。
4.根据权利要求1或2所述的半导体器件，其中所述第一经掺杂区域与所述第四氮化物半导体层接触。
5.根据权利要求3所述的半导体器件，其中所述经二次掺杂的第二经掺杂区域与所述第四氮化物半导体层接触。
6.根据权利要求3所述的半导体器件，其中所述第三氮化物半导体层包含第一侧壁，所述第一侧壁与所述经二次掺杂的第二经掺杂区域接触。
7.根据权利要求1所述的半导体器件，其中所述第三氮化物半导体层包含第一侧壁，其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述第一侧壁朝所述衬底方向的投影与所述第一本征区域朝所述衬底方向的投影重叠。
8.根据权利要求6或7所述的半导体器件，其中所述第一侧壁邻近所述源极接触。
9.根据权利要求6或7所述的半导体器件，其中所述第一侧壁邻近所述漏极接触。
10.根据权利要求1或2所述的半导体器件，其中所述第三氮化物半导体层包含第二侧壁，其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述第二侧壁朝所述衬底方向的投影与所述第一本征区域朝所述衬底方向的投影重叠。
11.根据权利要求1或2所述的半导体器件，其中所述第四氮化物半导体层包含AlN。
12.根据权利要求1或2所述的半导体器件，其中所述第一经掺杂区域包含氧。
13.根据权利要求3所述的半导体器件，其中所述经二次掺杂的第二经掺杂区域包含氮氧化镓。
14.根据权利要求1或2所述的半导体器件，其中所述第一经掺杂区域包含氮氧化铝镓。
15.根据权利要求1或2所述的半导体器件，其中所述第一经掺杂区域包含非晶型所述第二氮化物半导体。
16.一种制造半导体器件的方法，包含：
提供衬底；
于所述衬底上方设置第一氮化物半导体层；
于所述第一氮化物半导体层上方布置第二氮化物半导体层，所述第二氮化物半导体层具有大于所述第一氮化物半导体者的能隙；
于所述第二氮化物半导体层上方布置源极接触及漏极接触；
于所述第二氮化物半导体层上方，且位于所述源极接触和所述漏极接触之间布置栅极结构，所述栅极结构包含位于所述第二氮化物半导体层上方的第三氮化物半导体层和位于所述第三氮化物半导体层上方的栅极接触；
以与所述第二氮化物半导体层的表面呈锐角的夹角向所述第三氮化物半导体层和所述第二氮化物半导体层的连接处注入掺杂元素，以在第二氮化物半导体层中形成第一经掺杂区域和第一本征区域；以及，
于所述第二氮化物半导体层上方，且位于所述栅极结构和所述漏极接触之间布置第四氮化物半导体层。
17.根据权利要求16所述的方法，其中，大体上沿连接所述所述源极接触和所述漏极接触的方向上，所述栅极结构朝所述衬底方向的投影与所述第一本征区域朝所述衬底方向的投影重叠。
18.根据权利要求16所述的方法，其中，所述第三氮化物半导体层包含第一侧壁，其中，大体上沿连接所述源极接触和所述漏极接触的方向上，所述第一侧壁朝所述衬底方向的投影与所述第一本征区域朝所述衬底方向的投影重叠。
19.根据权利要求16所述的方法，其中大体上沿连接所述源极接触及所述漏极接触的方向上，所述第一经掺杂区域具有最大宽度W1，和，沿所述方向的垂直方向上，所述第一经掺杂区域具有最大高度H1，所述最大高度H1对于所述最大宽度W1的比值为约0.5到约3。
20.根据权利要求16所述的方法，其中，所述第三氮化物半导体层包含经一次掺杂的第二经掺杂区域和经二次掺杂的第二经掺杂区域。
21.一种半导体器件，包含：
衬底；
第一氮化物半导体层，位于所述衬底上方；
第二氮化物半导体层，位于所述第一氮化物半导体层上方，且具有大于所述第一氮化物半导体者的能隙，所述第二氮化物半导体层包含第一经掺杂区域和第一本征区域；
源极接触及漏极接触，位于所述第二氮化物半导体层上方；
栅极结构，位于所述第二氮化物半导体层上方，且位于所述源极接触和所述漏极接触之间，包含第三氮化物半导体层和位于其上方的栅极接触，所述第三氮化物半导体层包含经一次掺杂的第二经掺杂区域和经二次掺杂的第二经掺杂区域；以及，
第四氮化物半导体层，覆盖所述栅极结构和所述第二氮化物半导体层；
其中，大体上沿连接所述源极接触及所述漏极接触的方向上，所述第一经掺杂区域的最大宽度为W1，所述经二次掺杂的第二经掺杂区域的最大宽度为W2，和沿所述方向的垂直方向上，所述第一经掺杂区域的最大高度为H1，所述经二次掺杂的第二经掺杂区域的最大高度为H2，其中0.5≤(H1+H2)/(W1+W2)≤3。
22.根据权利要求21所述的半导体器件，其中，沿所述方向的垂直方向上，所述第三氮化物半导体层具有厚度H3，其中H3>50nm，且1≤(H1+H2)/(W1+W2)≤2.5。
23.根据权利要求21所述的半导体器件，其中，沿所述方向的垂直方向上，所述第三氮化物半导体层具有厚度H3，其中H3>50nm，且H2/H3≤0.5。
24.根据权利要求21所述的半导体器件，其中，沿所述方向的垂直方向上，所述第三氮化物半导体层具有厚度H3，其中H3≤50nm，且0.5≤(H1+H2)/(W1+W2)<1.5。
25.根据权利要求21所述的半导体器件，其中，沿所述方向的垂直方向上，所述第三氮化物半导体层具有厚度H3，其中H3≤50nm，且H2/H3≤0.8。
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