KR20140028424A - 고 전력 반도체 소자 - Google Patents

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Abstract

실시예의 고 전력 반도체 소자는 기판과, 기판 위에 에피층과, 에피층 위에 채널층과, 채널층 위에 배리어층과, 채널층을 사이에 두고 에피층 위에 서로 수평 방향으로 이격되어 배치된 소스 및 드레인 콘텍과, 배리어층 위에 게이트 콘텍 및 소스 콘텍과 드레인 콘텍 사이에서 에피층을 통한 누설 전류의 흐름을 차단하는 방향으로 에피층에 배치된 적어도 하나의 전류 차단층을 포함한다.

Description

고 전력 반도체 소자{Semiconductor device for high power}
실시예는 고 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드 갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전압(breakdown voltage), 낮은 진성 캐리어 밀도 등 전력용 스위치 같은 고 전력 반도체 소자 분야에 적합한 특성을 갖는다.
고 전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고 전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
한편, 고 전력 반도체 소자의 스위칭 오프(switching off) 시에, 역방향 누설 전류 특성은 고 전력 반도체 소자뿐 아니라 다른 반도체 소자 분야에서도 중요한 특성 중 하나이다. 왜냐하면, 역방향 누설전류가 커지면, 고 전력 반도체 소자의 전력 소모가 증가되고 항복전압이 감소하기 때문이다.
도 1은 일반적인 고 전력 반도체 소자의 단면도를 나타낸다.
도 1에 도시된 고 전력 반도체 소자는 기판(10), GaN층(20), 채널층(30), AlGaN층(40), 소스 콘텍(S; 52), 드레인 콘텍(D; 54) 및 게이트 콘텍(G; 56)으로 구성된다.
노말(normal) 동작 모드에서, 기존의 고 전력 반도체 소자의 소스 콘텍(52)과 드레인 콘텍(54)으로 바이어스 전압이 인가되면, 채널층(30)을 통해 전류가 흐른다. 그러나, 바이어스 전압이 인가되지 않은 스위칭 오프 시에, GaN층(20)의 결정 결함 등에 기인하여 소스 콘텍(52)으로부터 드레인 콘텍(54)으로 GaN층(20)을 통해 누설 전류가 화살표 방향(60)으로 흐를 수 있기 때문에 전류 손실에 의해 항복 전압이 낮아지고 소자의 신뢰성이 저하되는 문제점이 있다.
실시예는 스위칭 오프 상태에서의 역방향 누설 전류를 차단할 수 있는 고 전력 반도체 소자를 제공한다.
실시예에 의한 고 전력 반도체 소자는, 기판; 상기 기판 위에 에피층; 상기 에피층 위에 채널층; 상기 채널층 위에 배리어층; 상기 채널층을 사이에 두고 상기 에피층 위에 서로 수평 방향으로 이격되어 배치된 소스 및 드레인 콘텍; 상기 배리어층 위에 게이트 콘텍; 및 상기 소스 콘텍과 상기 드레인 콘텍 사이에서 상기 에피층을 통한 누설 전류의 흐름을 차단하는 방향으로 상기 에피층에 배치된 적어도 하나의 전류 차단층을 포함한다.
상기 적어도 하나의 전류 차단층은 제1 도전형 도펀트를 포함한다.
상기 에피층은 상기 기판 위에 중간층; 및 상기 중간층과 상기 채널층 사이에 버퍼층을 포함하고, 상기 배리어층은 상기 버퍼층보다 더 큰 에너지 밴드 갭을 갖는다.
상기 적어도 하나의 전류 차단층은 상기 버퍼층과 상기 기판 사이의 상기 중간층에 배치될 수 있다. 또한, 상기 적어도 하나의 전류 차단층은 상기 중간층에서 상기 버퍼층까지 연장되어 배치될 수 있다. 또한, 상기 적어도 하나의 전류 차단층은 상기 중간층에서 상기 기판까지 연장되어 배치될 수 있다. 또한, 상기 적어도 하나의 전류 차단층은 상기 채널층과 상기 중간층 사이의 상기 버퍼층에 배치될 수 있다.
상기 기판은 상기 적어도 하나의 전류 차단층의 하부를 노출시키는 적어도 하나의 오프닝을 가질 수 있다.
상기 적어도 하나의 전류 차단층은 서로 이격되어 배치된 복수의 전류 차단층을 포함할 수 있다. 상기 복수의 전류 차단층은 서로 다른 또는 서로 동일한 종류의 제1 도전형 도펀트를 포함할 수 있다. 상기 복수의 전류 차단층은 서로 다른 또는 서로 동일한 폭을 가질 수 있다. 상기 복수의 전류 차단층은 서로 다른 또는 서로 동일한 높이를 가질 수 있다.
상기 적어도 하나의 전류 차단층의 폭은 1 ㎛ 내지 10 ㎛일 수 있다. 상기 채널층과 상기 적어도 하나의 전류 차단층은 상기 에피층을 사이에 두고 일정 거리만큼 서로 이격될 수 있다. 상기 이격된 일정 거리는 0.1 ㎛ 내지 3 ㎛일 수 있다. 상기 이격된 일정 거리에 대한 상기 적어도 하나의 전류 차단층의 높이의 비율은 2 내지 6일 수 있다.
상기 에피층은 상기 소스 콘텍과 대향하는 제1 영역; 상기 드레인 콘텍과 대향하는 제2 영역; 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함할 수 있다. 상기 적어도 하나의 전류 차단층은 상기 제1, 제2 및 제3 영역 중 적어도 하나에 배치될 수 있다.
상기 제3 영역은 상기 제1 영역과 인접한 제4 영역; 상기 제4 영역과 인접하며 상기 게이트 콘텍과 대향하는 제5 영역; 및 상기 제5 영역과 상기 제2 영역 사이의 제6 영역을 포함하고, 상기 적어도 하나의 전류 차단층은 상기 제6 영역에서 상기 제5 영역으로부터 일정 거리만큼 이격되어 배치될 수 있다.
다른 실시예에 의하면, 고 저항 기판; 상기 기판 위에 초격자 층; 상기 초격자 층 위에 언도프된 GaN층; 상기 언도프된 GaN층 위에 AlGaN층; 상기 언도프된 GaN층과 상기 AlGaN층 사이의 2차원 전자 가스층; 상기 AlGaN층을 사이에 두고 상기 언도프된 GaN층 위에 수평 방향으로 서로 이격되어 배치된 소스 및 드레인 콘텍; 상기 AlGaN층 위에 게이트 콘텍; 및 상기 소스 콘텍과 상기 드레인 콘 텍 사이의 전류 흐름을 차단하는 방향으로 상기 에피층에 배치된 적어도 하나의 전류 차단층을 포함할 수 있다.
상기 초격자층은 AlN/AlGaN, GaN/AlGaN, AlkGaN/AljGaN (여기서, 0 ≤ k ≤ 1, 0 ≤ j ≤1) 중 어느 하나, 또는 그 이상의 페어 구조를 가질 수 있다.
실시예에 따른 고 전력 반도체 소자는 에피층의 결함에 기인하여 스위칭 오프 시에 드레인 콘텍과 소스 콘텍 간에 에피층을 통한 흐를 수 있는 역방향 누설 전류를 채널층에 영향을 주지 않으면서 전류 차단층에 의해 차단함으로써, 전류 손실과 온-오프(on-off) 비율을 개선시킬 수 있으며 높은 항복 전압을 제공할 수 있고, 장기적(long-term)으로 높은 신뢰성을 가질 수 있다.
도 1은 일반적인 고 전력 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2e는 실시예에 의한 고 전력 반도체 소자의 단면도를 나타낸다.
도 3a 내지 도 3e는 실시예에 따른 도 2a에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 단면도이다.
도 4는 실시예에 따른 도 2b에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 공정 단면도이다.
도 5a 및 도 5b는 실시예에 따른 도 2c에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 일 실시예에 따른 도 2d에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 단면도이다.
도 7a 내지 도 7c는 다른 실시예에 따른 도 2d에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 단면도이다.
도 8은 실시예에 따른 도 2e에 예시된 고 전력 반도체 소자의 제조 공정을 설명하기 위한 단면도이다.
도 9는 전압에 대한 누설 전류를 나타내는 그래프이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)"(on or under)에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)"(on or under)로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2a 내지 도 2e는 실시예에 의한 고 전력 반도체 소자(100A ~ 100E)의 단면도를 나타낸다.
도 2a 내지 도 2e에 예시된 고 전력 반도체 소자(100A ~ 100E) 각각은 기판(110), 에피층(120), 채널층(130), 배리어층(140), 소스 콘텍(S; 152), 드레인 콘텍(D; 154) 및 게이트 콘텍(G; 156)을 포함한다.
에피층(120)은 기판(110) 위에 배치된다.
기판(110)은 고 저항 기판일 수 있으며, 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.
에피층(120)은 중간층(122) 및 버퍼층(124)을 포함한다. 중간층(122)은 기판(110)과 버퍼층(124) 사이에 배치된다.
중간층(122)은 기판(110)과 버퍼층(124) 사이의 격자 부정합을 개선시키는 역할을 한다. 예를 들어, 중간층(122)은 AlZGa1 - ZN (0 ≤ Z ≤ 1)로 이루어질 수 있다. 또한, 중간층(122)은 초격자(SL:SuperLattice) 단위층이 적어도 1회 이상 반복되는 구조를 가질 수도 있다. 초격자 단위층은 AlN/AlGaN, GaN/AlGaN, AlkGaN/AljGaN (0 ≤ k ≤ 1, 0 ≤ j ≤1)중 어느 하나, 또는 그 이상의 페어 구조를 가질 수 있다. 또한, 중간층(122)은 AlN, AlAs 및 SiC 중 적어도 하나를 포함할 수 있다. 경우에 따라 중간층(122)과 버퍼층(124)의 사이에 별도의 중간층(미도시)이 추가로 배치될 수도 있다. 이러한 별도의 중간층은 중간층(122)과 버퍼층(124) 사이에 배치되어 압축 응력을 버퍼층(124)에 부여할 수 있다. 만일, 이러한 추가적인 중간층을 통해 버퍼층(124)에 부여되는 압축 응력이 커지면, 비교적 큰 두께를 갖는 버퍼층(124)을 형성할 수 있다. 버퍼층(124)의 두께가 증가하면, 고 전력 반도체 소자(100A ~ 100E)의 항복 전압(BV:Breakdown Voltage)이 증가하고 웨이퍼의 지나친 휨 현상이 방지되고, 결정질이 향상될 수 있으므로 소자 특성이 양호해진다.
버퍼층(124)은 중간층(122)과 채널층(130)의 사이에 배치된다. 중간층(122)의 상부에 버퍼층(124)이 배치됨으로써, 중간층(122)으로부터 버퍼층(124)까지 고 저항층이 연장되어, 고 저항층의 두께가 버퍼층(124)의 두께만큼 증가되는 효과가 있다. 따라서, 에피층(120)의 누설 전류가 차단됨으로써 항복 전압이 높아질 수 있다. 또한, 중간층(122)에 인접하여 배치되는 버퍼층(124)은 중간층(122)과 함께 채널층(130) 및 배리어층(140)에서의 크랙(crack)을 방지하는 역할도 수행할 수 있다.
또한, 에피층(120)은 제1 내지 제6 영역(A1 ~ A6)으로 구분될 수 있다. 제1 영역(A1)은 소스 콘텍(S; 152)과 대향하는 영역이며, 제2 영역(A2)은 드레인 콘텍(D; 154)과 대향하는 영역이며, 제3 영역(A3)은 제1 영역(A1)과 제2 영역(A2) 사이에 위치하는 영역인 것으로 정의한다.
세부적으로, 제3 영역(A3)은 제4 내지 제6 영역(A4 ~ A6)으로 구분될 수 있다. 제4 영역(A4)은 제1 영역(A1)과 인접하는 영역이고, 제5 영역(A5)은 제4 영역(A4)과 제6 영역(A6) 사이에 배치되어 게이트 콘텍(G; 156)과 대향하는 영역이고, 제6 영역(A6)은 제5 영역(A5)과 제2 영역(A2) 사이에 위치한 영역인 것으로 정의한다.
한편, 에피층(120)과 배리어층(140)의 사이에 채널층(130)이 배치된다. 배리어층(140)은 헤테로 접합(132)을 통해 채널층(130)의 상부에 배치된다. 배리어층(140)은 버퍼층(120)보다 더 큰 에너지 밴드 갭을 갖는다. 에너지 밴드 갭의 이러한 불연속으로 인해 더 큰 에너지 밴드 갭으로부터 더 작은 에너지 밴드 갭을 갖는 물질로 자유 전하가 이동할 수 있다. 전하는 배리어층(140)과 버퍼층(120)의 경계면에 축적되어 2차원 전자 가스(2DEG:Two Dimensional Electron Gas)를 형성한다. 소스(152)와 드레인(154)으로 순방향 바이어스 전압이 인가되는 노말 동작 모드에서, 2DEG(130)은 소스(152)와 드레인(154) 사이에 전류가 흐르는 경로를 구성하고, 2DEG(130)은 고주파에서 고 전압 반도체 소자(100A ~ 100E)가 매우 높은 상호 컨덕턴스를 갖도록 고 전자 이동도를 갖는다.
도 2a 내지 도 2e에 예시된 고 전력 반도체 소자(100A ~ 100E)에서 채널층(130)은 소스 콘텍(152)과 버퍼층(124)의 사이, 배리어층(140)과 버퍼층(124)의 사이 및 드레인 콘텍(156)과 버퍼층(124)의 사이에 모두 걸쳐서 형성되어 있으나, 실시예는 이에 국한되지 않는다. 예를 들면, 채널층(130)은 배리어층(140)과 버퍼층(124)의 사이에만 형성될 수 있다. 실시예는 노말 오프(normally-off) 모드 또는 노말 온(normally-on) 모두에 모두 적용될 수 있으며, 이에 국한되지 않는다.
전술한 버퍼층(124) 및 배리어층(140) 각각은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, 버퍼층(124) 및 배리어층(140) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 버퍼층(124) 및 배리어층(140) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다. 또한, 배리어층(140)의 두께(T1)는 10 ㎚ 내지 30 ㎚ 일 수 있으나, 실시예는 이에 국한되지 않는다. 채널층(130)의 두께(T2)는 배리어층(140)의 두께(T1)보다 클 수도 있다.
한편, 소스 콘텍(152)과 드레인 콘텍(154)은 배리어층(140)을 사이에 두고 에피층(120) 위에 수평 방향으로 서로 이격되어 배치된다. 게이트 콘텍(156)은 소스 및 드레인 콘텍(152, 154)와 이격되어 배리어층(140)의 위에 배치된다. 소스 및 드레인 콘텍(152, 154) 각각은 Ti(titanium), Al(aluminum), Ni(nickel) 및 Au(gold) 중 적어도 하나 또는 이들의 조합으로 구현될 수 있다. 게이트 콘텍(156)은 Au, Ti, Pt(platinum), Cr(chromium), Ni, Ti와 W(tungsten)의 합금 및 Pt 규소 화합물 중 적어도 하나 또는 이들의 조합에 의해 구현될 수 있다. 예를 들어, 소스 콘텍(152)과 드레인 콘텍(154)가 이격된 거리(L1)는 6.1 ㎛ 내지 63 ㎛ 예를 들어, 22 ㎛일 수 있다.
고 전력 반도체 소자가 오프 상태일 때, 도 1에 도시된 바와 같이 화살표(60) 방향으로 누설 전류가 흐를 수 있다. 이러한 누설 전류를 차단하기 위해, 실시예에 의한 고 전력 반도체 소자(100A ~ 100E)는 전류 차단층(160A ~ 160E)을 더 포함할 수 있다.
전류 차단층(160A ~ 160E)은 소스 콘텍(152)과 드레인 콘텍(154) 사이에서 에피층(120)을 통해 흐르는 누설 전류의 흐름을 차단하는 방향으로 에피층(120)에 배치된다.
또한, 전류 차단층(160A ~ 160E)은 제1 도전형 도펀트를 포함할 수 있다. 제1 도전형 도펀트는 p형 도펀트로서, Mg, Fe, C, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다. 이 경우, 버퍼층(120)은 제2 도전형 일 수도 있고, 언도프될 수도 있다. 버퍼층(120)이 언도프될 경우에도 약한 제2 도전형일 수 있다. 예를 들어, 버퍼층(120)이 언도프된 GaN으로 이루어질 경우, 버퍼층(120)은 약한 n형이고, 이 경우 전류 차단층(160A ~ 160E)은 전술한 p형 도펀트를 포함할 수 있다.
전류 차단층(160A ~ 160E)은 고 전력 반도체 소자(100A ~ 100E)에서 다양하게 배치될 수 있다.
도 2a, 도 2b, 도 2c 및 도 2e에 예시된 바와 같이 전류 차단층(160A, 160B, 160C, 160E)은 중간층(122)과 버퍼층(124)에 모두 걸쳐서 배치될 수 있다.
또는, 도 2a 내지 도 2e에 도시된 바와 달리, 전류 차단층(160A ~ 160E)은 버퍼층(124)과 기판(110) 사이의 중간층(122)에만 배치될 수도 있다.
또는, 도 2d에 예시된 바와 같이, 전류 차단층(160D)은 채널층(130)과 중간층(122) 사이의 버퍼층(124)에만 배치될 수도 있다.
또한, 도 2e에 예시된 바와 같이 전류 차단층(160E)은 중간층(122)과 버퍼층(124)뿐만 아니라 기판(110)에 걸쳐서 배치될 수도 있다.
또한, 도 2a 내지 도 2c에 예시된 바와 같이, 기판(110)은 전류 차단층(160A ~ 160D)의 하부를 노출시키는 적어도 하나의 오프닝(opening)(110A, 110B)을 가질 수도 있다. 이와 같이, 기판(110)이 오프닝(110A, 110B)을 갖는 이유는 후술되는 바와 같이 선택적으로 이온을 주입하여 전류 차단층(160A ~ 160D)을 형성하기 때문이다.
또한, 도 2e에 예시된 바와 같이, 전류 차단층(160E)이 에피층(120)뿐만 아니라 기판(110)까지 확장되어 배치될 경우, 기판(110)은 오프닝을 갖지 않을 수도 있다.
또한, 도 2a 내지 도 2e에 예시된 전류 차단층(160A ~ 160E)의 폭(W1 ~ W5)은, 역방향 누설 전류를 형성하는 캐리어가 소스 콘텍(152)으로부터 드레인 콘텍(154)으로 채널층(130) 하부의 에피층(120)을 경유하여 이동할 때 터널링이 일어나지 않을 정도이면 된다. 전류 차단층(160A ~ 160E)의 폭(W1 ~ W5)은 예를 들어 1 ㎛ 내지 10 ㎛ 예를 들어, 5 ㎛일 수 있다.
또한, 도 2a 또는 도 2e에 예시된 바와 같이 전류 차단층(160A, 160E)은 단수 개일 수도 있고, 도 2b 내지 도 2d에 예시된 바와 같이, 전류 차단층(160B ~ 160D)은 서로 이격되어 배치된 복수 개일 수도 있다.
만일, 도 2b 내지 도 2d에 예시된 바와 같이 전류 차단층(160B ~ 160D)이 복수 개일 경우, 전류 차단층(160B ~ 160D)은 서로 다른 종류 또는 서로 동일한 종류의 제1 도전형 도펀트를 포함할 수 있다.
또한, 도 2b 내지 도 2d에 예시된 복수의 전류 차단층(160B ~ 160D)은 서로 다르거나 동일한 폭을 가질 수도 있다. 또한, 복수의 전류 차단층(160B ~ 160D)은 서로 다르거나 동일한 높이를 가질 수도 있다.
도 2b에 예시된 전류 차단층(160B)은 제1 및 제2 전류 차단층(160B1, 160B2)을 포함할 수 있다. 이 경우, 제1 전류 차단층(160B1)의 폭(W2)과 제2 전류 차단층(160B2)의 폭(W3)은 서로 동일하거나 다를 수 있다. 게다가, 제1 전류 차단층(160B1)의 높이(H2)와 제2 전류 차단층(160B2)의 높이(H3)는 서로 다르거나 동일할 수 있다.
도 2c에 예시된 전류 차단층(160C)은 제1 및 제2 전류 차단층(160C1, 160C2)을 포함할 수 있다. 이 경우, 제1 전류 차단층(160C1)의 폭(W2)과 제2 전류 차단층(160C2)의 폭(W3)은 서로 동일하거나 다를 수 있다. 제1 전류 차단층(160C1)의 높이(H2)와 제2 전류 차단층(160C2)의 높이(H3)는 서로 다르거나 동일할 수 있다.
도 2d에 예시된 전류 차단층(160D)은 제1 및 제2 전류 차단층(160D1, 160D2)을 포함할 수 있다. 이 경우, 제1 전류 차단층(160D1)의 폭(W4)과 제2 전류 차단층(160D2)의 폭(W5)은 서로 동일하거나 다를 수 있다. 제1 전류 차단층(160D1)의 높이(H4)와 제2 전류 차단층(160D2)의 높이(H5)는 서로 다르거나 동일할 수 있다.
또한, 전류 차단층(160A ~ 160E)은 에피층(120)을 사이에 두고 채널층(130)과 서로 일정 거리(D1 ~ D6)만큼 이격될 수 있다. 만일, 일정 거리(D1 ~ D6)가 너무 작을 경우 채널층(130)이 손상될 수 있다. 에피층(120)의 두께(D1+H1, D2+H2, D3+H3, D4+H4, D5+H5 또는 D6+H6)는 2 ㎛ 내지 8 ㎛일 수 있고, 일정 거리(D1 ~ D6)는 0.1 ㎛ 내지 3 ㎛ 예를 들어, 1 ㎛ 일 수 있다.
또한, 일정 거리(D1 ~ D6)에 대한 전류 차단층(160A ~ 160E)의 높이(H1 ~ H6)의 비율은 2 내지 6 예를 들어, 4일 수 있다. 즉, H1:D1, H2:D2, H3:D3, H4:D4, H5:D5, H6:D6 각각은 8:2일 수 있다.
또한, 전류 차단층(160A ~ 160E)은 제1 내지 제3 영역(A1, A2, A3) 중 적어도 하나의 영역에 배치될 수 있다. 예를 들어, 도 2a 내지 도 2e에 예시된 바와 같이 전류 차단층(160A ~ 160E)은 제3 영역(A3)에 배치될 수 있다. 또는, 도시되지는 않았지만, 전류 차단층(160A ~ 160E)은 제1 영역(A1) 또는 제2 영역(A2)에도 배치될 수도 있다.
또한, 도 2a 내지 도 2e에 예시된 바와 같이, 제3 영역(A3)에서 전류 차단층(160A, 160B1, 160C2, 160D2, 160E)은 제6 영역(A6)에서 제5 영역(A5)으로부터 일정 거리(L2, L3)만큼 이격되어 배치될 수 있다. 만일, 전류 차단층(160A, 160B1, 160C2, 160D2, 160E)이 게이트 콘텍(156)의 하부에 형성된 공핍 영역과 접촉할 경우, 고 전압 반도체 소자(100A ~ 100E)는 타버릴 수 있다. 이를 방지하기 위해, 전류 차단층(160A, 160B1, 160C2, 160D2, 160E)은 일정 거리(L2, L3)만큼 제5 영역(A5)으로부터 이격되어 배치된다.
또한, 전류 차단층(160A, 160B2, 160C2, 160D2, 160E)은 제6 영역(A6)에서 제2 영역(A2)과 인접하여 배치될 수도 있다.
전술한 실시예에 의한 고 전력 반도체 소자는 고 전자 이동도 트랜지스터(HEMT)의 구조를 갖는다. 그러나, 본 실시예는 이에 국한되지 않고, 고 전력 반도체 소자는, 더블 HMET(DHEMT:Double HEMT) 등이 있다
그러나, 도 2a 내지 도 2e에 예시된 고 전력 반도체 소자(100A ~ 100E)는 다양한 반도체 소자 분야 예를 들면 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 등에도 적용될 수도 있다.
이하, 도 2a 내지 도 2e에 예시된 고 전력 반도체 소자(160A ~ 160E)의 실시예에 따른 제조 방법에 대해 다음과 같이 살펴본다. 이러한 고 전력 반도체 소자(160A ~ 160E)는 도 3a 내지 도 8에 도시된 제조 방법에 의해 국한되지 않으며 다양한 다른 제조 방법에 의해 제조될 수도 있다.
도 3a 내지 도 3e는 실시예에 따른 도 2a에 예시된 고 전력 반도체 소자(100A)의 제조 공정을 설명하기 위한 단면도이다.
도 3a를 참조하면, 기판(110) 상에 에피층(120)을 형성한다.
기판(110)은 고 저항 기판일 수 있으며, 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 기판(110)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.
에피층(120)을 형성하기 위해, 기판(110) 상에 중간층(122)을 형성하고, 중간층(122) 위에 버퍼층(124)을 형성한다.
버퍼층(124) 및 배리어층(140) 각각은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다. 예를 들어, 버퍼층(124) 및 배리어층(140) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질에 의해 형성될 수 있다. 버퍼층(124) 및 배리어층(140) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
중간층(122)은 예를 들어 AlZGa1 - ZN (0 ≤ Z ≤ 1)로 형성될 수 있으며, 초격자(SL) 단위층 구조로 형성될 수 있다.
전술한 에피층(120) 및 배리어층(140) 각각은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
다음, 도 3b를 참조하면, 에피층(120) 위에 채널층(130), 배리어층(140), 소스, 드레인 및 게이트 콘텍(152, 154, 156)을 형성한다. 소스 및 드레인 콘텍(152, 154) 각각은 Ti(titanium), Al(aluminum), Ni(nickel) 및 Au(gold) 중 적어도 하나 또는 이들의 조합에 의해 형성될 수 있다. 게이트 콘텍(156)은 Au, Ti, Pt(platinum), Cr(chromium), Ni, Ti와 W(tungsten)의 합금 및 Pt 규소 화합물 중 적어도 하나 또는 이들의 조합에 의해 형성될 수 있다.
다음, 도 3c를 참조하면, 기판(110)의 오프닝(110A, 110B)을 형성하기 위해, 기판(110)의 해당하는 부분을 노출시키는 오프닝(182)을 갖는 패턴이 형성된 포토 레지스트(180)를 형성한다.
다음, 도 3d를 참조하면, 포토 레지스트(180)를 식각 마스크로서 이용하여 기판(110)을 식각하여 기판(110)의 오프닝(110A)을 형성한다. 이후, 포토 레지스트(180)를 제거한 후 세척 공정을 수행한다.
다음, 도 3e를 참조하면, 오프닝(110A)을 갖는 기판(110) 위에 이온 주입 마스크(182)를 형성한다. 이때, 화살표 방향(162)으로 이온을 주입하여, 전류 차단층(160A)을 형성할 수 있다. 예를 들어, 진공실 내에서 Mg, Fe, C, Zn, Ca, Sr 또는 Ba 등을 이온화시킨 다음 이온 주입 가속기 등을 통해 가속시켜 에피층(120)의 해당하는 깊이(H1)까지 주입하여, 전류 차단층(160A)을 형성할 수 있다.
다음, 이온 주입 마스크(182)를 제거하면 도 2a에 예시된 고 전력 반도체 소자(100A)가 완성된다.
도 4는 실시예에 따른 도 2b에 예시된 고 전력 반도체 소자(100B)의 제조 공정을 설명하기 위한 공정 단면도이다.
도 3c를 참조하면, 도 2a의 고 전력 반도체 소자(100A)를 형성할 때 보다, 기판(110)을 식각하기 위해 패턴이 형성된 포토 레지스트(180)의 오프닝(182)을 좀 더 넓게 형성한다.
다음, 도 3d를 참조하면, 포토 레지스트(180)를 이용하여 기판(110)을 식각하여 오프닝(110A)을 형성한다.
다음, 도 3e를 참조하면, 오프닝(110A)이 형성된 기판(110) 위에 이온 주입 마스크(182)를 형성한다. 이후, 전술한 이온 주입 공정과 동일한 방법으로, 화살표 방향(162)으로 이온을 주입하여 전류 차단층(160A)을 제1 전류 차단층(160B1)으로서 형성한다. 이후, 이온 주입 마스크(182)를 제거한다.
다음, 도 4를 참조하면, 다른 이온 주입 마스크(184)를 기판(110)에 형성한 후 전술한 이온 주입 공정과 동일한 공정으로 이온을 주입(164)하여 제2 전류 차단층(160B2)을 형성한다. 이후, 이온 주입 마스크(184)를 제거하여 도 2b에 예시된 고 전력 반도체 소자(100B)를 완성한다.
이때, 제1 전류 차단층(160B1)과 제2 전류 차단층(160B2)을 형성하기 위한 이온 주입 공정(162, 164)에서, 주입되는 이온은 서로 다를 수도 있고 동일할 수도 있다. 게다가, 이온 주입 공정(162, 164)에서, 이온 주입 가속기 등에 의해 가속되는 이온의 주입 에너지는 서로 동일할 수도 있고 서로 다를 수도 있다.
도 5a 및 도 5b는 실시예에 따른 도 2c에 예시된 고 전력 반도체 소자(100C)의 제조 공정을 설명하기 위한 단면도이다.
도 3b에 예시된 바와 같이 기판(110) 위에 에피층(120), 채널층(130), 배리어층(140), 소스, 드레인 및 게이트 콘텍(152, 154, 156)을 형성한다.
다음, 도 5a를 참조하면, 기판(110)의 위에 오프닝(186A, 186B)을 갖는 패턴이 형성된 포토 레지스트(186)을 형성한다.
다음, 패턴이 형성된 포토 레지스트(186)를 식각 마스크로 이용하여, 기판(110)을 식각하여 오프닝(110A, 110B)을 형성한다. 이후, 포토 레지스트(186)를 제거한 후 세척 공정을 수행한다.
다음, 도 5b를 참조하면, 오프닝(110A, 110B)을 갖는 기판(110) 위에 이온 주입 마스크(188)를 형성한다. 이후, 전술한 바와 같은 이온 주입 공정을 통해 이온을 주입(166, 168)하여 제1 및 제2 전류 차단층(160C1, 160C2)을 형성한다. 이때, 제1 전류 차단층(160C1)의 높이(H2)를 제2 전류 차단층(160C2)의 높이(H3)보다 좀 더 높게 형성하고자 할 경우, 이온을 주입(166)하기 위해 이온이 가속되는 에너지의 량을 이온을 주입(168)하기 위해 이온이 가속되는 에너지의 량보다 더 높게 할 수 있다.
이후, 이온 주입 마스크(188)를 제거하여 도 2c에 예시된 고 전력 반도체 소자(100C)를 완성한다.
도 6a 및 도 6b는 일 실시예에 따른 도 2d에 예시된 고 전력 반도체 소자(100D)의 제조 공정을 설명하기 위한 단면도이다.
도 3b에 예시된 바와 같이 기판(110), 에피층(120), 채널층(130), 배리어층(140), 소스, 드레인 및 게이트 콘텍(152, 154, 156)을 형성한다. 이후, 도 6a를 참조하면, 기판(110)의 일부를 노출시키는 오프닝(190A)을 갖는 패턴이 형성된 이온 주입 마스크(190)를 기판(110) 위에 형성한다.
이후, 전술한 이온 주입 공정과 동일한 방법으로 이온을 주입(170)하여 제1 전류 차단층(160D1)을 형성한다. 이때, 제1 전류 차단층(160D1)이 에피층(120)의 중간층(122)에는 형성되지 않고 버퍼층(124)에만 형성되도록, 이온이 가속되는 에너지를 조절할 수 있다. 이후, 이온 주입 마스크(190)를 제거한다.
다음, 도 6b를 참조하면, 오프닝(192A)을 갖는 패턴이 형성된 다른 이온 주입 마스크(192)를 기판(110)의 위에 형성한다. 이후, 전술한 이온 주입 공정과 동일한 방법으로 화살표 방향(172)으로 이온을 주입하여 제2 전류 차단층(160D2)을 형성한다. 이때, 제2 전류 차단층(160D2)이 에피층(120)의 중간층(122)에는 형성되지 않고 버퍼층(124)에만 형성되도록, 이온이 가속되는 에너지를 조절할 수 있다. 이후, 이온 주입 마스크(192)를 제거한다.
이때, 제1 및 제2 전류 차단층(160D1, 160D2)의 높이(H4, H5)가 서로 다를 경우, 이온이 주입(170, 172)하기 위해 가속되는 에너지를 서로 달리하면 된다. 이후, 이온 주입 마스크(192)를 제거하여, 도 2d에 예시된 바와 같은 고 전력 반도체 소자(100D)를 완성한다.
도 7a 내지 도 7c는 다른 실시예에 따른 도 2d에 예시된 고 전력 반도체 소자(100D)의 제조 공정을 설명하기 위한 단면도이다.
도 7a를 참조하면, 기판(110) 상에 중간층(122)을 형성한다. 예를 들어, 중간층(122)은 AlZGa1 - ZN (0 ≤ Z ≤ 1)에 의해 형성될 수 있다. 이후, 중간층(122)의 상부에 하부 버퍼층(124A)을 형성한다.
다음, 도 7b를 참조하면, 하부 버퍼층(124A)의 상부에 패턴이 형성된 이온 주입 마스크(194)를 형성한다. 이후, 전술한 이온 주입 공정과 동일한 방법으로 이온을 주입(174, 176)하여 제1 및 제2 전류 차단층(160D1, 160D2)을 형성한다. 이후, 이온 주입 마스크(194)를 제거한다.
다음, 도 7c를 참조하면, 상부 버퍼층(124B)을 하부 버퍼층(124A) 및 제1 및 제2 전류 차단층(160D1, 160D2)의 상부에 형성한다. 여기서, 하부 버퍼층(124A) 및 상부 버퍼층(124B)은 도 2d에 예시된 버퍼층(124)에 해당한다. 즉, 하부 및 상부 버퍼층(124A, 124B) 각각은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체를 이용하여 형성될 수 있다.
다음, 도 2d에 예시된 바와 같은, 채널층(130), 배리어층(140), 소스, 드레인 및 게이트 콘텍(152, 154, 156)을 상부 버퍼층(124B) 위에 순차적으로 형성한다.
도 8은 실시예에 따른 도 2e에 예시된 고 전력 반도체 소자(100E)의 제조 공정을 설명하기 위한 단면도이다.
도 3b를 참조하면, 기판(110), 에피층(120), 채널층(130), 배리어층(140), 소스, 드레인 및 게이트 콘텍(152, 154, 156)을 형성한다.
다음, 도 8을 참조하면, 오프닝(196A)을 갖는 패턴이 형성된 이온 주입 마스크(196)를 기판(110) 위에 형성한다. 이후, 전술한 이온 주입 공정과 동일한 방법으로 이온을 주입하여 전류 차단층(160E)을 형성한다. 이후, 이온 주입 마스크(196)를 제거하여 도 2d에 예시된 고 전력 반도체 소자(100E)를 완성한다.
도 9는 전압에 대한 누설 전류를 나타내는 그래프이다.
도 9를 참조하면, 기존의 고 전력 반도체 소자(220)의 경우보다 본 실시예에 의한 고 전력 반도체 소자(230)의 경우, 전류 차단층(160A ~ 160E)을 이용하기 때문에 스위칭 오프 상태에서 화살표 방향(200)으로의 누설 전류가 더 감소됨을 알 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A ~ 100E: 고 전력 반도체 소자 110: 기판
120: 에피층 122: 중간층
124: 버퍼층 130: 채널층
140: 배리어층 152: 소스 콘텍
154: 드레인 콘텍 156: 게이트 콘텍
160A ~ 160E: 전류 차단층

Claims (20)

  1. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에 채널층;
    상기 채널층 위에 배리어층;
    상기 채널층을 사이에 두고 상기 에피층 위에 서로 수평 방향으로 이격되어 배치된 소스 및 드레인 콘텍;
    상기 배리어층 위에 게이트 콘텍; 및
    상기 소스 콘텍과 상기 드레인 콘텍 사이에서 상기 에피층을 통한 누설 전류의 흐름을 차단하는 방향으로 상기 에피층에 배치된 적어도 하나의 전류 차단층을 포함하는 고 전력 반도체 소자.
  2. 제1 항에 있어서, 상기 적어도 하나의 전류 차단층은 제1 도전형 도펀트를 포함하는 고 전력 반도체 소자.
  3. 제1 항에 있어서, 상기 에피층은
    상기 기판 위에 중간층; 및
    상기 중간층과 상기 채널층 사이에 버퍼층을 포함하고,
    상기 배리어층은 상기 버퍼층보다 더 큰 에너지 밴드 갭을 갖는 고 전력 반도체 소자.
  4. 제3 항에 있어서, 상기 적어도 하나의 전류 차단층은 상기 버퍼층과 상기 기판 사이의 상기 중간층에 배치된 고 전력 반도체 소자.
  5. 제4 항에 있어서, 상기 적어도 하나의 전류 차단층은 상기 중간층에서 상기 버퍼층까지 연장되어 배치된 고 전력 반도체 소자.
  6. 제4 항에 있어서, 상기 적어도 하나의 전류 차단층은 상기 중간층에서 상기 기판까지 연장되어 배치된 고 전력 반도체 소자.
  7. 제3 항에 있어서, 상기 적어도 하나의 전류 차단층은 상기 채널층과 상기 중간층 사이의 상기 버퍼층에 배치된 고 전력 반도체 소자.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서, 상기 적어도 하나의 전류 차단층은 서로 이격되어 배치된 복수의 전류 차단층을 포함하는 고 전력 반도체 소자.
  9. 제8 항에 있어서, 상기 기판은 상기 적어도 하나의 전류 차단층의 하부를 노출시키는 적어도 하나의 오프닝을 갖는 고 전력 반도체 소자.
  10. 제8 항에 있어서, 상기 복수의 전류 차단층은 서로 다른 종류의 제1 도전형 도펀트를 포함하는 고 전력 반도체 소자.
  11. 제8 항에 있어서, 상기 복수의 전류 차단층은 서로 다른 폭을 갖는 고 전력 반도체 소자.
  12. 제8 항에 있어서, 상기 복수의 전류 차단층은 서로 다른 높이를 갖는 고 전력 반도체 소자.
  13. 제1 항에 있어서, 상기 적어도 하나의 전류 차단층의 폭은 1 ㎛ 내지 10 ㎛인 고 전력 반도체 소자.
  14. 제1 항에 있어서, 상기 채널층과 상기 적어도 하나의 전류 차단층은 일정 거리만큼 서로 이격된 고 전력 반도체 소자.
  15. 제14 항에 있어서, 상기 이격된 일정 거리는 0.1 ㎛ 내지 3 ㎛인 고 전력 반도체 소자.
  16. 제14 항에 있어서, 상기 이격된 일정 거리에 대한 상기 적어도 하나의 전류 차단층의 높이의 비율은 2 내지 6인 고 전력 반도체 소자.
  17. 제1 항에 있어서, 상기 에피층은
    상기 소스 콘텍과 대향하는 제1 영역;
    상기 드레인 콘텍과 대향하는 제2 영역; 및
    상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 고 전력 반도체 소자.
  18. 제17 항에 있어서, 상기 적어도 하나의 전류 차단층은 상기 제1, 제2 및 제3 영역 중 적어도 하나에 배치된 고 전력 반도체 소자.
  19. 제17 항에 있어서, 상기 제3 영역은
    상기 제1 영역과 인접한 제4 영역;
    상기 제4 영역과 인접하며 상기 게이트 콘텍과 대향하는 제5 영역; 및
    상기 제5 영역과 상기 제2 영역 사이의 제6 영역을 포함하고,
    상기 적어도 하나의 전류 차단층은 상기 제6 영역에서 상기 제5 영역으로부터 일정 거리만큼 이격되어 배치된 고 전력 반도체 소자.
  20. 고 저항 기판;
    상기 기판 위에 초격자 층;
    상기 초격자 층 위에 언도프된 GaN층;
    상기 언도프된 GaN층 위에 AlGaN층;
    상기 언도프된 GaN층과 상기 AlGaN층 사이의 2차원 전자 가스층;
    상기 AlGaN층을 사이에 두고 상기 언도프된 GaN층 위에 수평 방향으로 서로 이격되어 배치된 소스 및 드레인 콘텍;
    상기 AlGaN층 위에 게이트 콘텍; 및
    상기 소스 콘텍과 상기 드레인 콘텍 사이의 전류 흐름을 차단하는 방향으로 상기 에피층에 배치된 적어도 하나의 전류 차단층을 포함하는 고 전력 반도체 소자.
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