KR20140124737A - 화합물 반도체 장치 및 그 제조 방법 - Google Patents

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마사또 니시모리
도시히데 깃까와
다다히로 이마다
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트랜스폼 재팬 가부시키가이샤
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Abstract

양호한 특성을 얻으면서 노멀리 오프 동작할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공한다. 화합물 반도체 장치의 일 양태에는, 기판(11)과, 기판(11) 상방에 형성된 전자 주행층(13)과, 전자 주행층(13) 상방에 형성된 전자 공급층(14)과, 전자 공급층(14) 상방에 형성된 소스 전극(20s) 및 드레인 전극(20d)과, 전자 공급층(14) 상방에서, 소스 전극(20s) 및 드레인 전극(20d) 사이에 형성된 게이트 전극(23)이 형성되어 있다. 또한, 전자 공급층(14)과 게이트 전극(23) 사이에 형성된 p형 화합물 반도체층(16)과, 전자 공급층(14)과 p형 화합물 반도체층(16) 사이에 형성되며, n형 불순물을 함유하는 화합물 반도체층(18)이 형성되어 있다.

Description

화합물 반도체 장치 및 그 제조 방법{COMPOUND SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 화합물 반도체 장치 및 그 제조 방법에 관한 것이다.
GaN계 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)에서는, AlGaN층과 GaN층의 헤테로 접합이 이용되며, GaN층이 전자 주행층으로서 기능한다. GaN은 와이드 밴드 갭, 높은 파괴 전계 강도, 큰 포화 전자 속도를 갖는다. 이 때문에, GaN은, 대전류 동작, 고전압 동작 및 저온 저항 동작을 실현시키는 재료로서 매우 유망하다. 그리고, 기지국 등에서 이용되는 차세대의 고효율 증폭기 및 전력 제어를 위한 고효율 스위칭 소자 등에의 GaN계 HEMT의 적용에 대하여 다양한 연구가 행해지고 있다. 이와 같은 GaN계 HEMT에서는, AlGaN과 GaN의 격자 상수의 차에 기인하는 왜곡이 AlGaN층에 발생하고, 이 왜곡에 수반하여 피에조 분극이 발생하고, 고농도의 2차원 전자 가스가 AlGaN층 아래의 GaN층의 상면 근방에 발생한다. 이 때문에, 높은 출력이 얻어지는 것이다.
단, 2차원 전자 가스가 고농도로 존재하기 때문에, 노멀리 오프형의 트랜지스터의 실현이 곤란하다. 이 과제를 해결하기 위해서 다양한 기술에 대하여 검토가 행해지고 있다. 예를 들면, 전자 공급층의 게이트 전극 바로 아래의 부분을 에칭하여 2차원 전자 가스를 분단하는 기술 및 게이트 전극과 전자 공급층 사이에 p형 GaN층을 형성하여 2차원 전자 가스를 상쇄하는 기술 등이 제안되어 있다.
그러나, 전자 공급층의 게이트 전극 바로 아래의 부분을 에칭하면, 전자 주행층에 데미지가 발생하기 때문에, 시트 저항의 증가 및 누설 전류의 증가 등의 문제가 발생한다. 또한, p형 GaN층을 형성하면, 저항의 증가 및 최대 전류의 저하가 발생하기 쉽다. 이와 같이, 종래 기술에서는, 노멀리 오프형의 트랜지스터를 실현하고자 하면, 트랜지스터의 다른 특성이 저하되게 된다.
일본 특허 출원 공개 제2009-76845호 공보 일본 특허 출원 공개 제2007-19309호 공보 일본 특허 출원 공개 제2007-201279호 공보 국제 공개 제2007/108055호
본 발명의 목적은, 양호한 특성을 얻으면서 노멀리 오프 동작할 수 있는 화합물 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
화합물 반도체 장치의 일 양태에는, 기판과, 상기 기판 상방에 형성된 전자 주행층과, 상기 전자 주행층 상방에 형성된 전자 공급층과, 상기 전자 공급층 상방에 형성된 소스 전극 및 드레인 전극과, 상기 전자 공급층 상방에서, 상기 소스 전극 및 상기 드레인 전극 사이에 형성된 게이트 전극이 형성되어 있다. 또한, 상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 화합물 반도체층과, 상기 전자 공급층과 상기 p형 화합물 반도체층 사이에 형성되며, n형 불순물을 함유하는 화합물 반도체층이 형성되어 있다.
화합물 반도체 장치의 제조 방법의 일 양태에서는, 기판 상방에 전자 주행층을 형성하고, 상기 전자 주행층 상방에 전자 공급층을 형성한다. 상기 전자 공급층 상방에 n형 불순물을 함유하는 화합물 반도체층을 형성한다. 상기 n형 불순물을 함유하는 화합물 반도체층 상방에 p형 화합물 반도체층을 형성한다. 상기 p형 화합물 반도체층을 에칭하여 그 일부를 잔존시킨다. 상기 p형 화합물 반도체층에 대한 활성화 어닐을 행한다. 상기 p형 화합물 반도체층의 상기 에칭 후에 잔존하는 부분을 사이에 두도록, 상기 전자 공급층 상방에 소스 전극 및 드레인 전극을 형성한다. 상기 p형 화합물 반도체층의 상기 에칭 후에 잔존하는 부분 상방에 게이트 전극을 형성한다.
상기의 화합물 반도체 장치 등에 의하면, p형 화합물 반도체층뿐만 아니라, 적절한 n형 불순물을 함유하는 화합물 반도체층이 형성되기 때문에, 양호한 특성을 얻으면서 노멀리 오프 동작을 실현할 수 있다.
도 1은 제1 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 2a는 제1 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 2b는 도 2a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 2c는 도 2b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 2d는 도 2c에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3은 제1 실시 형태의 변형예를 도시하는 도면.
도 4는 제1 실시 형태의 다른 변형예를 도시하는 도면.
도 5는 참고예의 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6은 드레인 전압과 드레인 전류의 관계를 나타내는 그래프.
도 7은 제2 실시 형태에 따른 화합물 반도체 장치의 구조를 도시하는 단면도.
도 8a는 제2 실시 형태에 따른 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 8b는 도 8a에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 8c는 도 8b에 이어서, 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 9는 제2 실시 형태의 변형예를 도시하는 도면.
도 10은 제2 실시 형태의 다른 변형예를 도시하는 도면.
도 11은 제3 실시 형태에 따른 디스크리트 패키지를 도시하는 도면.
도 12는 제4 실시 형태에 따른 PFC 회로를 도시하는 결선도.
도 13은 제5 실시 형태에 따른 전원 장치를 도시하는 결선도.
도 14는 제6 실시 형태에 따른 고주파 증폭기를 도시하는 결선도.
본원 발명자들은, 종래 기술에서 p형 GaN층을 형성한 경우에 저항의 증가 및 최대 전류의 저하가 발생하는 원인을 구명하기 위해서 예의 검토를 행하였다. 그 결과, 소정의 위치에 p형 GaN층을 형성하기 위해서 행하는 에칭의 제어가 매우 곤란한 것이 발견되었다. 즉, 종래 방법에서는, p형 GaN층을 전자 주행층 상에 형성한 후에, 이것을 에칭하고 있다. 그리고, 이 에칭이 과잉(오버에칭)이면, 전자 주행층이 지나치게 얇아져, 2차원 전자 가스의 발생량이 부족하여, 저항의 증가 및 최대 전류의 저하가 발생할 수 있다. 또한, 이 에칭이 부족(언더에칭)하면, p형 GaN층이 전자 주행층 상에 과잉으로 잔존하여, 2차원 전자 가스가 상쇄되어, 저항의 증가 및 최대 전류의 저하가 발생할 수 있다. 또한, 과잉 p형 GaN층을 통한 누설 전류가 발생하는 경우도 있다. 이와 같이, 종래 기술에서는, p형 GaN층의 에칭의 제어가 곤란하고, 그것에 부수하여 원하는 특성을 얻는 것이 곤란해지고 있다. 에칭의 제어를 위해서, p형 GaN층의 형성 전에 Al 조성이 높은 AlGaN층을 형성하는 것도 생각되지만, 이 경우에는, p형 GaN층의 에칭 후에 잔존하는 AlGaN층이 산화되기 쉬워, 전류 콜랩스 등의 다른 문제가 발생하게 된다. 본원 발명자들은, 이들 지식에 기초하여 p형 GaN층의 형성 전에 n형 GaN층을 형성해 두는 것에 상도하였다.
이하, 실시 형태에 대하여 첨부 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 대하여 설명한다. 도 1은 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제1 실시 형태에서는, 도 1에 도시한 바와 같이, 기판(11) 상에 버퍼층(핵 형성층)(12)이 형성되어 있다. 예를 들면, 기판(11)은 SiC 기판이고, 버퍼층(12)은 AlN층이다. 버퍼층(12) 상에 전자 주행층(13)이 형성되어 있다. 전자 주행층(13)은, 예를 들면 두께가 1㎛∼4㎛ 정도(예를 들면 3㎛)의 논도프의 i-GaN층이다. 전자 주행층(13) 상에 전자 공급층(14)이 형성되어 있다. 전자 공급층(14)은, 예를 들면 두께가 1㎚∼30㎚ 정도(예를 들면 20㎚)의 논도프의 i-AlGaN층이고, 이 i-AlGaN층의 Al 조성은 0.1∼0.5 정도(예를 들면 0.2)이다. 이와 같이, 전자 주행층(13) 및 전자 공급층(14)은, 예를 들면 GaN계 재료를 포함하고 있다. 전자 공급층(14) 상에 n형 불순물을 함유하는 n형 화합물 반도체층(15)이 형성되어 있다. n형 화합물 반도체층(15)은, 예를 들면 두께가 10㎚∼30㎚ 정도(예를 들면 20㎚)의 n형의 n-GaN층이다. 이 n-GaN층에는, Si가 1×1017㎝-3∼1×1019㎝-3 정도(예를 들면 2×1018㎝-3) 도핑되어 있다. Si의 도핑량이 1×1017㎝-3 이상의 경우에, 후술하는 전류 콜랩스를 억제하는 효과가 현저하다. 또한, Si의 도핑량이 1×1019㎝-3 초과이면, 누설 전류가 지나치게 커지는 경우가 있다.
버퍼층(12), 전자 주행층(13), 전자 공급층(14) 및 n형 화합물 반도체층(15)을 포함하는 화합물 반도체 적층 구조에, 소자 영역을 획정하는 소자 분리 영역이 형성되어 있고, 소자 영역 내에서, n형 화합물 반도체층(15)에 리세스(19s 및 19d)가 형성되어 있다. 그리고, 리세스(19s) 내에 소스 전극(20s)이 형성되고, 리세스(19d) 내에 드레인 전극(20d)이 형성되어 있다. n형 화합물 반도체층(15)의 평면에서 보아 소스 전극(20s) 및 드레인 전극(20d) 사이에 위치하는 부분에 p형 영역(18)이 형성되어 있다. p형 영역(18) 상에 p형 화합물 반도체층(16)이 형성되어 있다. p형 화합물 반도체층(16)은, 예를 들면 두께가 30㎚∼100㎚ 정도(예를 들면 80㎚)의 p형의 p-GaN층이다. 이 p-GaN층에는, p형의 불순물로서, 예를 들면 Mg가 5×1019㎝-3 정도의 농도로 도핑되어 있다. 상세는 후술하지만, p형 영역(18)은, 예를 들면 n형 화합물 반도체층(15)에의 p형 화합물 반도체층(16)으로부터의 p형 불순물의 확산에 의해 형성되어 있다. 즉, p형 영역(18)에는, p형 불순물뿐만 아니라 n형 불순물도 포함되어 있다.
n형 화합물 반도체층(15) 상에 소스 전극(20s) 및 드레인 전극(20d)을 덮는 패시베이션막(21)이 형성되어 있다. 패시베이션막(21)에는, p형 화합물 반도체층(16)을 노출하는 개구부(22)가 형성되어 있고, 개구부(22) 내에 게이트 전극(23)이 형성되어 있다. 그리고, 패시베이션막(21) 상에 게이트 전극(23)을 덮는 패시베이션막(24)이 형성되어 있다. 패시베이션막(21 및 24)의 재료는 특별히 한정되지 않지만, 예를 들면 Si 질화막 등의 절연막이 이용된다.
이와 같은 제1 실시 형태에 의하면, p형 화합물 반도체층(16)이 게이트 전극(23)과 전자 공급층(14) 사이에 개재되어 있기 때문에, 노멀리 오프 동작이 가능하다. 또한, 상세는 후술하지만, p형 화합물 반도체층(16)을 형성할 때에 충분한 에칭을 행해도, 전자 공급층(14) 상에 n형 화합물 반도체층(15)이 존재하기 때문에, 전자 공급층(14)의 박화를 회피할 수 있다. n형 화합물 반도체층(15)의 존재에 의해, n형 화합물 반도체층(15)이 존재하지 않는 경우와 비교하면, 전자 주행층(13)의 전자 공급층(14)과의 계면 근방의 2차원 전자 가스(2DEG)가 적어지지만, 그 정도는 작다. 이 때문에, n형 화합물 반도체층(15)이 존재하고 있어도, 저항은 충분히 낮아, 충분한 최대 전류를 얻을 수 있다. 또한, 본 실시 형태에서는, p형 영역(18)과 n형 화합물 반도체층(15)이 접하고 있기 때문에, 이들 사이에 pn 접합이 존재한다. 이 pn 접합은, p형 영역(18)의 소스 전극(20s)측 및 드레인 전극(20d)측에 존재하고, 특히 드레인 전극(20d)측의 pn 접합이 내압의 향상에 기여한다. 또한, n형 화합물 반도체층(15)이 Al을 포함하지 않는 경우에는, 그 산화가 발생하기 어려워, 산화에 수반되는 전류 콜랩스의 증가를 억제할 수 있다.
또한, 리세스(19s 및 19d)가 반드시 형성되어 있을 필요는 없고, 전자 공급층(14)과 소스 전극(20s) 및 드레인 전극(20d) 사이에 n형 화합물 반도체층(15)이 개재되어 있어도 된다. 단, 소스 전극(20s) 및 드레인 전극(20d)이 전자 공급층(14)과 직접 접하고 있는 경우쪽이, 콘택트 저항이 낮아, 높은 성능을 얻을 수 있다.
다음으로, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 2a∼도 2d는, 제1 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 2a의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)을 형성한다. 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)의 형성은, 예를 들면 유기 금속 기상 성장(MOVPE)법 등의 결정 성장법에 의해 행한다. 이 경우, 원료 가스를 선택함으로써, 이들 층을 연속하여 형성할 수 있다. 알루미늄(Al)의 원료, 갈륨(Ga)의 원료로서는, 예를 들면 각각 트리메틸알루미늄(TMAl), 트리메틸갈륨(TMGa)을 사용할 수 있다. 질소(N)의 원료로서, 예를 들면 암모니아(NH3)를 사용할 수 있다. n-GaN층에 불순물로서 포함되는 실리콘(Si)의 원료로서는, 예를 들면 실란(SiH4)을 사용할 수 있다. p-GaN층에 불순물로서 포함되는 마그네슘(Mg)의 원료로서는, 예를 들면 시클로펜타디에닐마그네슘(CpMg)을 사용할 수 있다. 이들 GaN계 화합물 반도체층의 형성은, 예를 들면 감압 분위기 하에서 기판(11)을 가열한 상태에서 행한다.
다음으로, 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)을 포함하는 화합물 반도체 적층 구조에, 소자 영역을 획정하는 소자 분리 영역을 형성한다. 소자 분리 영역의 형성에서는, 예를 들면 소자 분리 영역을 형성할 예정의 영역을 노출하는 포토레지스트의 패턴을 p형 화합물 반도체층(16) 상에 형성하고, 이 패턴을 마스크로 하여 Ar 등의 이온 주입을 행한다. 이 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행해도 된다.
그 후, p형 화합물 반도체층(16) 상에 p형 화합물 반도체층(16)을 잔존시키는 영역을 덮고, 다른 영역을 노출하는 레지스트 패턴을 형성한다. 그리고, 도 2a의 (b)에 도시한 바와 같이, 이 레지스트 패턴을 마스크로서 이용하여 p형 화합물 반도체층(16)의 드라이 에칭을 행한다. 이 드라이 에칭에서는, 예를 들면 에칭 가스로서 염소계 가스를 이용한다. 또한, 이 드라이 에칭에서는, 레지스트 패턴으로부터 노출되어 있는 p형 화합물 반도체층(16)을 확실하게 제거하기 위해서, n형 화합물 반도체층(15) 중에서 에칭이 종단되도록 하는 제어를 행한다. 또한, 에칭 레이트의 면내의 변동을 고려하여, 에칭량이 가장 커지는 영역에서도 n형 화합물 반도체층(15)이 잔존하도록 하는 제어를 행한다. 이와 같은 제어는, n형 화합물 반도체층(15)의 두께가 10㎚∼30㎚ 정도(예를 들면 20㎚)이면 용이하게 행할 수 있다. 예를 들면, 도 3에 도시한 바와 같이, n형 화합물 반도체층(15)이 그 두께의 절반 정도 제거되어도 된다.
계속해서, 도 2a의 (c)에 도시한 바와 같이, n형 화합물 반도체층(15) 상에 p형 화합물 반도체층(16)을 덮는 보호막(17)을 형성한다. 보호막(17)으로서는, 예를 들면 실리콘 산화막을 형성한다.
다음으로, 활성화 어닐을 행하여, p형 화합물 반도체층(16) 중의 p형 불순물, 예를 들면 Mg를 활성화시킨다. 또한, 활성화 어닐에 의해, p형 화합물 반도체층(16) 중의 p형 불순물을 n형 화합물 반도체층(15)까지 확산시켜, 도 2b의 (d)에 도시한 바와 같이, p형 영역(18)을 형성한다.
그 후, 도 2b의 (e)에 도시한 바와 같이, 보호막(17)을 제거한다. 보호막(17)은, 예를 들면 불산을 이용하여 제거할 수 있다.
계속해서, 도 2b의 (f)에 도시한 바와 같이, 소자 영역 내에서, n형 화합물 반도체층(15)에 리세스(19s 및 19d)를 형성한다. 리세스(19s 및 19d)의 형성에서는, 예를 들면 리세스(19s 및 19d)를 형성할 예정의 영역을 노출하고, 다른 영역을 덮는 레지스트 패턴을 n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16) 상에 형성하고, 이 레지스트 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행한다.
다음으로, 도 2c의 (g)에 도시한 바와 같이, 리세스(19s) 내에 소스 전극(20s)을 형성하고, 리세스(19d) 내에 드레인 전극(20d)을 형성한다. 소스 전극(20s) 및 드레인 전극(20d)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 소스 전극(20s)을 형성할 예정의 영역, 및 드레인 전극(20d)을 형성할 예정의 영역에 개구부를 갖는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 성막 마스크로서 이용하여 Ta 및 Al의 증착을 감압 분위기 하에서 행하고, 그 후, 레지스트 패턴 상에 부착된 Ta 및 Al을 레지스트 패턴마다 제거한다. 그리고, 질소 분위기 중에서 400℃∼1000℃(예를 들면 600℃)에서 열처리를 행하여, 소스 전극(20s) 및 드레인 전극(20d)의 오믹 특성을 확립한다.
그 후, 도 2c의 (h)에 도시한 바와 같이, 전체면에 패시베이션막(21)을 형성한다. 패시베이션막(21)은, 예를 들면 원자층 퇴적(ALD : atomic layer deposition)법, 플라즈마 화학 기상 성장(CVD : chemical vapor deposition)법 또는 스퍼터법에 의해 형성하는 것이 바람직하다.
계속해서, 도 2c의 (i)에 도시한 바와 같이, 패시베이션막(21)의 p형 화합물 반도체층(16) 상에 위치하는 부분에, p형 화합물 반도체층(16)을 노출하는 개구부(22)를 형성한다. 개구부(22)는, 예를 들면 사불화메탄(CF4) 가스를 사용한 드라이 에칭에 의해 형성할 수 있다.
다음으로, 도 2d의 (j)에 도시한 바와 같이, 개구부(22) 내에 게이트 전극(23)을 형성한다. 게이트 전극(23)은, 예를 들면 리프트 오프법에 의해 형성할 수 있다. 즉, 게이트 전극(23)을 형성할 예정의 영역에 개구부를 갖는 레지스트 패턴을 형성하고, 이 레지스트 패턴을 성막 마스크로서 이용하여 Pt 및 Au의 증착을 감압 분위기 하에서 행하고, 그 후, 레지스트 패턴 상에 부착된 Pt 및 Au를 레지스트 패턴마다 제거한다.
그 후, 도 2d의 (k)에 도시한 바와 같이, 패시베이션막(21) 상에 게이트 전극(23)을 덮는 패시베이션막(24)을 형성한다.
이와 같이 하여, 제1 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
이 제조 방법에 의하면, 전자 공급층(14)과 p형 화합물 반도체층(16) 사이에n형 화합물 반도체층(15)을 형성하고 있기 때문에, 전자 공급층(14)의 박화를 회피하면서 p형 화합물 반도체층(16)을 충분히 에칭할 수 있다. 따라서, 노멀리 오프 동작을 실현하면서, 저항의 증가 및 최대 전류의 저하를 억제할 수 있다.
또한, 활성화 어닐 시에, p형 불순물은 n형 화합물 반도체층(15)의 두께 방향뿐만 아니라, 가로 방향으로도 확산되고, p형 영역(18)은 소스 전극(20s), 드레인 전극(20d)측으로 넓어지도록 형성된다. 단, 이 확산 정도는, 많아도 n형 화합물 반도체층(15)의 두께와 동등하고, 게이트 전극(23)과 소스 전극(20s)의 간격(예를 들면 2㎛ 정도) 및 게이트 전극(23)과 드레인 전극(20d)의 간격(예를 들면 10㎛∼15㎛ 정도)과 비교하면, 아주 작다. 또한, 활성화 어닐의 조건에 따라서는, 도 4의 (a)에 도시한 바와 같이, p형 영역(18)의 하방에 n형 화합물 반도체층(15)이 잔존하는 경우도 있고, 도 4의 (b)에 도시한 바와 같이, p형 영역(18)이 거의 형성되지 않는 경우도 있다. 활성화 어닐의 조건은 특별히 한정되지 않지만, p형 화합물 반도체층(16) 중의 p형 불순물이 전자 공급층(14)까지는 확산되지 않는 정도, 즉, p형 불순물의 확산이 n형 화합물 반도체층(15) 내에서 멈추는 정도로 하는 것이 바람직하다.
또한, p형 화합물 반도체층(16)으로서, p-GaN층 대신에 p-AlGaN층을 이용해도 된다. p-GaN층과 p-AlGaN층을 비교하면, p-GaN층에는 노멀리 오프 동작이 실현하기 쉽다고 하는 이점이 있고, p-AlGaN층에는 성장하기 쉽다고 하는 이점이 있다. 이와 같이, p형 화합물 반도체층(16)은, 예를 들면 AlxGa1 - xN층(0≤x<1)이다.
여기서, 제1 실시 형태의 특성에 대하여, 참고예와 비교하면서 설명한다. 도 5는 참고예의 화합물 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다. 이 참고예의 제조 시에는, 우선, 도 5의 (a)에 도시한 바와 같이, 제1 실시 형태와 마찬가지로, 기판(11) 상에 버퍼층(12), 전자 주행층(13) 및 전자 공급층(14)을 형성한다. 다음으로, 전자 공급층(14) 상에 n형 화합물 반도체층(15)이 아니라, 논도프의 i-GaN층(25)을 형성하고, i-GaN층(25) 상에 p형 화합물 반도체층(16)을 형성한다. 다음으로, 활성화 어닐을 행함으로써, p형 화합물 반도체층(16) 중의 p형 불순물을 활성화시킨다. 이 활성화 어닐에 부수하여, p형 화합물 반도체층(16) 중의 p형 불순물이 i-GaN층(25)으로 확산되고, 도 5의 (b)에 도시한 바와 같이, i-GaN층(25)은, p형 불순물을 포함하는 GaN층(25a)으로 변화한다. 그 후, 도 5의 (c)에 도시한 바와 같이, p형 화합물 반도체층(16)의 에칭 이후의 처리를 제1 실시 형태와 마찬가지로 행한다.
이와 같이 하여 제조된 참고예 및 제1 실시 형태의 내압을 측정하면, 도 6에 도시한 바와 같은 결과가 얻어진다. 즉, 제1 실시 형태에서는, p형 영역(18)과 n형 화합물 반도체층(15)의 pn 접합의 존재에 의해 높은 내압을 얻을 수 있지만, 참고예에서는, 이와 같은 pn 접합이 존재하지 않기 때문에, 제1 실시 형태와 비교하면 내압이 떨어진다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대하여 설명한다. 도 7은 제2 실시 형태에 따른GaN계 HEMT(화합물 반도체 장치)의 구조를 도시하는 단면도이다.
제2 실시 형태에서는, 도 7에 도시한 바와 같이, 전자 공급층(14) 상에 n형 화합물 반도체층(31) 및 AlN층(32)이 형성되어 있다. n형 화합물 반도체층(31)은, 예를 들면 두께가 2㎚∼10㎚ 정도(예를 들면 5㎚)의 n형의 n-GaN층이다. n-GaN층에는, Si가 1×1017㎝-3∼1×1019㎝-3 정도(예를 들면 2×1018㎝-3) 도핑되어 있다. AlN층(32)의 두께는 0.5㎚∼3㎚ 정도(예를 들면 2㎚)이다. 그리고, AlN층(32) 상에, 제1 실시 형태와 마찬가지로, n형 화합물 반도체층(15), p형 영역(18), 소스 전극(20s) 및 드레인 전극(20d) 등이 형성되어 있다. 다른 구성은 제1 실시 형태와 마찬가지이다. 또한, AlN층을 GaN층 상에 성장시키는 경우, 3㎚ 정도에서 임계막 두께에 도달한다.
이와 같은 제2 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과가 얻어질 뿐만 아니라, 소위 3층 캡 구조의 채용에 의해, 보다 시트 저항을 저감할 수 있고, 전류 콜랩스를 보다 억제할 수 있다.
다음으로, 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법에 대하여 설명한다. 도 8a∼도 8c는 제2 실시 형태에 따른 GaN계 HEMT(화합물 반도체 장치)의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 8a의 (a)에 도시한 바와 같이, 기판(11) 상에 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(31), AlN층(32), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)을 형성한다. 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(31), AlN층(32), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)의 형성은, 제1 실시 형태와 마찬가지로, 예를 들면 MOVPE법 등의 결정 성장법에 의해 행한다. 다음으로, 버퍼층(12), 전자 주행층(13), 전자 공급층(14), n형 화합물 반도체층(31), AlN층(32), n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16)을 포함하는 화합물 반도체 적층 구조에, 제1 실시 형태와 마찬가지로, 소자 영역을 획정하는 소자 분리 영역을 형성한다.
그 후, 제1 실시 형태와 마찬가지로, p형 화합물 반도체층(16) 상에, p형 화합물 반도체층(16)을 잔존시키는 영역을 덮고, 다른 영역을 노출하는 레지스트 패턴을 형성한다. 그리고, 도 8a의 (b)에 도시한 바와 같이, 이 레지스트 패턴을 마스크로서 이용하여 p형 화합물 반도체층(16)의 드라이 에칭을 행한다. 이 드라이 에칭에서는, 예를 들면 에칭 가스로서 염소계 가스를 이용한다. 또한, 이 드라이 에칭에서는, 레지스트 패턴으로부터 노출되어 있는 p형 화합물 반도체층(16)을 확실하게 제거하기 위해서, n형 화합물 반도체층(15) 중에서 에칭이 종단되도록 하는 제어를 행한다. 또한, 에칭 레이트의 면내의 변동을 고려하여, 에칭량이 가장 커지는 영역에서도 n형 화합물 반도체층(15)이 잔존하도록 하는 제어를 행한다. 예를 들면, 도 9에 도시한 바와 같이, n형 화합물 반도체층(15)이 그 두께의 절반 정도 제거되어도 된다.
계속해서, 도 8a의 (c)에 도시한 바와 같이, n형 화합물 반도체층(15) 상에 p형 화합물 반도체층(16)을 덮는 보호막(17)을 형성한다. 보호막(17)으로서는, 예를 들면 실리콘 산화막을 형성한다.
다음으로, 활성화 어닐을 행하여, p형 화합물 반도체층(16) 중의 p형 불순물, 예를 들면 Mg를 활성화시킨다. 또한, 활성화 어닐에 의해, p형 화합물 반도체층(16) 중의 p형 불순물을 n형 화합물 반도체층(15)까지 확산시켜, 도 8b의 (d)에 도시한 바와 같이, p형 영역(18)을 형성한다.
그 후, 도 8b의 (e)에 도시한 바와 같이, 보호막(17)을 제거한다. 보호막(17)은, 예를 들면 불산을 이용하여 제거할 수 있다.
계속해서, 도 8b의 (f)에 도시한 바와 같이, 소자 영역 내에서, n형 화합물 반도체층(15), AlN층(32) 및 n형 화합물 반도체층(31)에 리세스(19s 및 19d)를 형성한다. 리세스(19s 및 19d)의 형성에서는, 예를 들면 리세스(19s 및 19d)를 형성할 예정의 영역을 노출하고, 다른 영역을 덮는 레지스트 패턴을 n형 화합물 반도체층(15) 및 p형 화합물 반도체층(16) 상에 형성하고, 이 레지스트 패턴을 에칭 마스크로 하여 염소계 가스를 이용한 드라이 에칭을 행한다.
다음으로, 도 8c의 (g)에 도시한 바와 같이, 리세스(19s) 내에 소스 전극(20s)을 형성하고, 리세스(19d) 내에 드레인 전극(20d)을 형성한다. 그리고, 질소 분위기 중에서 400℃∼1000℃(예를 들면 600℃)에서 열처리를 행하여, 소스 전극(20s) 및 드레인 전극(20d)의 오믹 특성을 확립한다.
그 후, 도 8c의 (h)에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 하여, 패시베이션막(21)의 형성 이후의 처리를 행한다.
이와 같이 하여, 제2 실시 형태에 따른 GaN계 HEMT를 제조할 수 있다.
이 제조 방법에 의해서도, 전자 공급층(14)의 박화를 회피하면서 p형 화합물 반도체층(16)을 충분히 에칭할 수 있다. 따라서, 노멀리 오프 동작을 실현하면서, 저항의 증가 및 최대 전류의 저하를 억제할 수 있다.
또한, 제1 실시 형태와 마찬가지로, 활성화 어닐의 조건에 따라서는, 도 10의 (a)에 도시한 바와 같이, p형 영역(18)의 하방에 n형 화합물 반도체층(15)이 잔존하는 경우도 있고, 도 10의 (b)에 도시한 바와 같이, p형 영역(18)이 거의 형성되지 않는 경우도 있다. 활성화 어닐의 조건은 특별히 한정되지 않지만, p형 화합물 반도체층(16) 중의 p형 불순물이 전자 공급층(14)까지는 확산되지 않는 정도, 즉, p형 불순물의 확산이 n형 화합물 반도체층(15) 내에서 멈추는 정도로 하는 것이 바람직하다. 이 점에 관하여, 본 실시 형태에서는, n형 화합물 반도체층(15) 아래에 AlN층(32)이 존재하기 때문에, p형 화합물 반도체층(16)까지의 p형 불순물의 확산을 억제하기 쉽다.
(제3 실시 형태)
제3 실시 형태는, GaN계 HEMT의 디스크리트 패키지에 관한 것이다. 도 11은 제3 실시 형태에 따른 디스크리트 패키지를 도시하는 도면이다.
제3 실시 형태에서는, 도 11에 도시한 바와 같이, 제1, 제2 실시 형태 중 어느 하나의 GaN계 HEMT의 HEMT 칩(210)의 이면이 땜납 등의 다이 어태치제(234)를 이용하여 랜드(다이 패드)(233)에 고정되어 있다. 또한, 드레인 전극(20d)이 접속된 드레인 패드(226d)에, Al 와이어 등의 와이어(235d)가 접속되고, 와이어(235d)의 타단이, 랜드(233)와 일체화되어 있는 드레인 리드(232d)에 접속되어 있다. 소스 전극(20s)에 접속된 소스 패드(226s)에 Al 와이어 등의 와이어(235s)가 접속되고, 와이어(235s)의 타단이 랜드(233)로부터 독립된 소스 리드(232s)에 접속되어 있다. 게이트 전극(23)에 접속된 게이트 패드(226g)에 Al 와이어 등의 와이어(235g)가 접속되고, 와이어(235g)의 타단이 랜드(233)로부터 독립된 게이트 리드(232g)에 접속되어 있다. 그리고, 게이트 리드(232g)의 일부, 드레인 리드(232d)의 일부 및 소스 리드(232s)의 일부가 돌출되도록 하여, 랜드(233) 및 HEMT 칩(210) 등이 몰드 수지(231)에 의해 패키징되어 있다.
이와 같은 디스크리트 패키지는, 예를 들면 다음과 같이 하여 제조할 수 있다. 우선, HEMT 칩(210)을 땜납 등의 다이 어태치제(234)를 이용하여 리드 프레임의 랜드(233)에 고정한다. 다음으로, 와이어(235g, 235d 및 235s)를 이용한 본딩에 의해, 게이트 패드(226g)를 리드 프레임의 게이트 리드(232g)에 접속하고, 드레인 패드(226d)를 리드 프레임의 드레인 리드(232d)에 접속하고, 소스 패드(226s)를 리드 프레임의 소스 리드(232s)에 접속한다. 그 후, 트랜스퍼 몰드법에 의해 몰드 수지(231)를 이용한 밀봉을 행한다. 계속해서, 리드 프레임을 분리한다.
(제4 실시 형태)
다음으로, 제4 실시 형태에 대하여 설명한다. 제4 실시 형태는, GaN계 HEMT를 구비한 PFC(Power Factor Correction) 회로에 관한 것이다. 도 12는 제4 실시 형태에 따른 PFC 회로를 도시하는 결선도이다.
PFC 회로(250)에는, 스위치 소자(트랜지스터)(251), 다이오드(252), 초크 코일(253), 콘덴서(254 및 255), 다이오드 브릿지(256), 및 교류 전원(AC)(257)이 설치되어 있다. 그리고, 스위치 소자(251)의 드레인 전극과, 다이오드(252)의 애노드 단자 및 초크 코일(253)의 일단자가 접속되어 있다. 스위치 소자(251)의 소스 전극과, 콘덴서(254)의 일단자 및 콘덴서(255)의 일단자가 접속되어 있다. 콘덴서(254)의 타단자와 초크 코일(253)의 타단자가 접속되어 있다. 콘덴서(255)의 타 단자와 다이오드(252)의 캐소드 단자가 접속되어 있다. 또한, 스위치 소자(251)의 게이트 전극에는 게이트 드라이버가 접속되어 있다. 콘덴서(254)의 양단자 간에는, 다이오드 브릿지(256)를 통하여 AC(257)가 접속된다. 콘덴서(255)의 양단자 간에는, 직류 전원(DC)이 접속된다. 그리고, 본 실시 형태에서는, 스위치 소자(251)에, 제1, 제2 실시 형태 중 어느 하나의 GaN계 HEMT가 이용되고 있다.
PFC 회로(250)의 제조 시에는, 예를 들면 땜납 등을 이용하여, 스위치 소자(251)를 다이오드(252) 및 초크 코일(253) 등에 접속한다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대하여 설명한다. 제5 실시 형태는, GaN계 HEMT를 구비한 전원 장치에 관한 것이다. 도 13은 제5 실시 형태에 따른 전원 장치를 도시하는 결선도이다.
전원 장치에는, 고압의 1차측 회로(261) 및 저압의 2차측 회로(262), 및 1차측 회로(261)와 2차측 회로(262) 사이에 배설되는 트랜스포머(263)가 설치되어 있다.
1차측 회로(261)에는, 제4 실시 형태에 따른 PFC 회로(250) 및 PFC 회로(250)의 콘덴서(255)의 양단자 간에 접속된 인버터 회로, 예를 들면 풀 브릿지 인버터 회로(260)가 설치되어 있다. 풀브릿지 인버터 회로(260)에는, 복수(여기서는 4개)의 스위치 소자(264a, 264b, 264c 및 264d)가 설치되어 있다.
2차측 회로(262)에는, 복수(여기서는 3개)의 스위치 소자(265a, 265b 및 265c)가 설치되어 있다.
본 실시 형태에서는, 1차측 회로(261)를 구성하는 PFC 회로(250)의 스위치 소자(251) 및 풀브릿지 인버터 회로(260)의 스위치 소자(264a, 264b, 264c 및 264d)에, 제1, 제2 실시 형태 중 어느 하나의 GaN계 HEMT가 이용되고 있다. 한편, 2차측 회로(262)의 스위치 소자(265a, 265b 및 265c)에는, 실리콘을 이용한 통상의 MIS형 FET(전계 효과 트랜지스터)가 이용되고 있다.
(제6 실시 형태)
다음으로, 제6 실시 형태에 대하여 설명한다. 제6 실시 형태는, GaN계 HEMT를 구비한 고주파 증폭기에 관한 것이다. 도 14는 제6 실시 형태에 따른 고주파 증폭기를 도시하는 결선도이다.
고주파 증폭기에는, 디지털 프리디스토션 회로(271), 믹서(272a 및 272b) 및 파워 앰프(273)가 설치되어 있다.
디지털 프리디스토션 회로(271)는, 입력 신호의 비선형 왜곡을 보상한다. 믹서(272a)는, 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱한다. 파워 앰프(273)는, 제1, 제2 실시 형태 중 어느 하나의 GaN계 HEMT를 구비하고 있고, 교류 신호와 믹싱된 입력 신호를 증폭한다. 또한, 본 실시 형태에서는, 예를 들면 스위치의 절환에 의해, 출력측의 신호를 믹서(272b)에서 교류 신호와 믹싱하여 디지털 프리디스토션 회로(271)에 송출할 수 있다.
또한, 화합물 반도체 적층 구조에 이용되는 화합물 반도체층의 조성은 특별히 한정되지 않고, 예를 들면, GaN, AlN 및 InN 등을 이용할 수 있다. 또한, 이들 혼정을 이용할 수도 있다.
또한, 게이트 전극, 소스 전극 및 드레인 전극의 구조는 상술한 실시 형태의 것에 한정되지 않는다. 예를 들면, 이들이 단층으로 구성되어 있어도 된다. 또한, 이들 형성 방법은 리프트 오프법에 한정되지 않는다. 또한, 오믹 특성이 얻어지는 것이면, 소스 전극 및 드레인 전극의 형성 후의 열처리를 생략해도 된다. 또한, 게이트 전극에 대하여 열처리를 행해도 된다.
또한, 기판으로서, 탄화실리콘(SiC) 기판, 사파이어 기판, 실리콘 기판, GaN 기판 또는 GaAs 기판 등을 이용해도 된다. 기판이, 도전성, 반절연성 또는 절연성 중 어느 것이어도 된다. 각 층의 두께 및 재료 등도 상술한 실시 형태의 것에 한정되지 않는다.
이하, 본 발명의 모든 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판 상방에 형성된 전자 주행층과,
상기 전자 주행층 상방에 형성된 전자 공급층과,
상기 전자 공급층 상방에 형성된 소스 전극 및 드레인 전극과,
상기 전자 공급층 상방에서, 상기 소스 전극 및 상기 드레인 전극 사이에 형성된 게이트 전극과,
상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 화합물 반도체층과,
상기 전자 공급층과 상기 p형 화합물 반도체층 사이에 형성되며, n형 불순물을 함유하는 화합물 반도체층을 갖는 것을 특징으로 하는 화합물 반도체 장치.
(부기 2)
상기 n형 불순물을 함유하는 화합물 반도체층은, p형 불순물을 더 함유하는 것을 특징으로 하는 부기 1에 기재된 화합물 반도체 장치.
(부기 3)
상기 n형 불순물을 함유하는 화합물 반도체층은, GaN층인 것을 특징으로 하는 부기 1 또는 2에 기재된 화합물 반도체 장치.
(부기 4)
상기 n형 불순물을 함유하는 화합물 반도체층은, 상기 소스 전극 및 상기 드레인 전극까지 퍼져 형성되어 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 5)
상기 p형 화합물 반도체층은, AlxGa1 - xN층(0≤x<1)인 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 6)
상기 전자 공급층과 상기 n형 불순물을 함유하는 화합물 반도체층 사이에 형성된 AlN층과,
상기 전자 공급층과 상기 AlN층 사이에 형성된 n형 화합물 반도체층을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 7)
상기 n형 화합물 반도체층은, GaN층인 것을 특징으로 하는 부기 6에 기재된 화합물 반도체 장치.
(부기 8)
상기 전자 주행층 및 상기 전자 주행층은, GaN계 재료를 포함하는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 화합물 반도체 장치.
(부기 9)
부기 1 내지 8 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 10)
부기 1 내지 8 중 어느 한 항에 기재된 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
(부기 11)
기판 상방에 전자 주행층을 형성하는 공정과,
상기 전자 주행층 상방에 전자 공급층을 형성하는 공정과,
상기 전자 공급층 상방에 n형 불순물을 함유하는 화합물 반도체층을 형성하는 공정과,
상기 n형 불순물을 함유하는 화합물 반도체층 상방에 p형 화합물 반도체층을 형성하는 공정과,
상기 p형 화합물 반도체층을 에칭하여 그 일부를 잔존시키는 공정과,
상기 p형 화합물 반도체층에 대한 활성화 어닐을 행하는 공정과,
상기 p형 화합물 반도체층의 상기 에칭 후에 잔존하는 부분을 사이에 두도록, 상기 전자 공급층 상방에 소스 전극 및 드레인 전극을 형성하는 공정과,
상기 p형 화합물 반도체층의 상기 에칭 후에 잔존하는 부분 상방에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.
(부기 12)
상기 활성화 어닐에 의해, 상기 p형 화합물 반도체층 중의 p형 불순물을, 상기 n형 불순물을 함유하는 화합물 반도체층까지 확산시키는 것을 특징으로 하는 부기 11에 기재된 화합물 반도체 장치의 제조 방법.
(부기 13)
상기 n형 불순물을 함유하는 화합물 반도체층은, GaN층인 것을 특징으로 하는 부기 11 또는 12에 기재된 화합물 반도체 장치의 제조 방법.
(부기 14)
상기 p형 화합물 반도체층은, AlxGa1 - xN층(0≤x<1)인 것을 특징으로 하는 부기 11 내지 13 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 15)
상기 n형 불순물을 함유하는 화합물 반도체층을 형성하는 공정 전에,
상기 전자 공급층 상방에 n형 화합물 반도체층을 형성하는 공정과,
상기 n형 화합물 반도체층 상에 AlN층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 11 내지 14 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 16)
상기 n형 화합물 반도체층은, GaN층인 것을 특징으로 하는 부기 15에 기재된 화합물 반도체 장치의 제조 방법.
(부기 17)
상기 전자 주행층 및 상기 전자 주행층은, GaN계 재료를 포함하는 것을 특징으로 하는 부기 11 내지 16 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
(부기 18)
상기 p형 화합물 반도체층에 대한 활성화 어닐은, 상기 p형 화합물 반도체층의 에칭 후에 행하는 것을 특징으로 하는 부기 11 내지 17 중 어느 한 항에 기재된 화합물 반도체 장치의 제조 방법.
11 : 기판
13 : 전자 주행층
14 : 전자 공급층
15 : n형 화합물 반도체 장치
16 : p형 화합물 반도체 장치
18 : p형 영역
20s : 소스 전극
20d : 드레인 전극
23 : 게이트 전극
31 : n형 화합물 반도체 장치
32 : AlN층

Claims (9)

  1. 기판과,
    상기 기판 상방에 형성된 전자 주행층과,
    상기 전자 주행층 상방에 형성된 전자 공급층과,
    상기 전자 공급층 상방에 형성된 소스 전극 및 드레인 전극과,
    상기 전자 공급층 상방에서, 상기 소스 전극 및 상기 드레인 전극 사이에 형성된 게이트 전극과,
    상기 전자 공급층과 상기 게이트 전극 사이에 형성된 p형 화합물 반도체층과,
    상기 전자 공급층과 상기 p형 화합물 반도체층 사이에 형성되며, n형 불순물을 함유하는 화합물 반도체층
    을 갖고,
    상기 p형 화합물 반도체층은, 상기 p형 화합물 반도체층의 기초가 되는 층의 형성 및 에칭을 거쳐 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 n형 불순물을 함유하는 화합물 반도체층은, p형 불순물을 더 함유하는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 n형 불순물을 함유하는 화합물 반도체층은, GaN층인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 n형 불순물을 함유하는 화합물 반도체층은, 상기 소스 전극 및 상기 드레인 전극까지 퍼져 형성되어 있는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 p형 화합물 반도체층은, AlxGa1 - xN층(0≤x<1)인 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 전자 공급층과 상기 n형 불순물을 함유하는 화합물 반도체층 사이에 형성된 AlN층과,
    상기 전자 공급층과 상기 AlN층 사이에 형성된 n형 화합물 반도체층
    을 갖는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제6항에 있어서,
    상기 n형 화합물 반도체층은, GaN층인 것을 특징으로 하는 화합물 반도체 장치.
  8. 제1항 또는 제2항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
  9. 제1항 또는 제2항의 화합물 반도체 장치를 갖는 것을 특징으로 하는 고출력 증폭기.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101927409B1 (ko) * 2012-08-07 2018-12-10 삼성전자주식회사 고전자이동도 트랜지스터
WO2015008430A1 (ja) * 2013-07-16 2015-01-22 パナソニックＩｐマネジメント株式会社 半導体装置
US9806158B2 (en) * 2013-08-01 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
US9978844B2 (en) 2013-08-01 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. HEMT-compatible lateral rectifier structure
CN103606516A (zh) * 2013-11-29 2014-02-26 中国科学院微电子研究所 GaN基高电子迁移率晶体管的低温无金欧姆接触的制作方法
JP6170007B2 (ja) * 2014-04-10 2017-07-26 トヨタ自動車株式会社 スイッチング素子
JP6392703B2 (ja) * 2015-05-12 2018-09-19 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法
TWI563654B (en) * 2015-08-26 2016-12-21 Globalwafers Co Ltd Enhancement-Mode High-Electron-Mobility Transistor Structure
US9865714B2 (en) * 2016-04-06 2018-01-09 International Business Machines Corporation III-V lateral bipolar junction transistor
CN106449406B (zh) * 2016-05-30 2020-05-12 湖南理工学院 一种垂直结构GaN基增强型场效应晶体管及其制造方法
IT201800001693A1 (it) 2018-01-23 2019-07-23 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt di tipo normalmente spento con ridotta resistenza in stato acceso e transistore hemt
JP7175727B2 (ja) 2018-11-30 2022-11-21 ローム株式会社 窒化物半導体装置
WO2022271083A1 (en) * 2021-06-21 2022-12-29 Igss-Gan Pte Ltd Semiconductor apparatus and method for fabricating thereof
WO2023282846A1 (en) * 2021-07-05 2023-01-12 Igss-Gan Pte Ltd Semiconductor apparatus and method for fabricating thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349095A (ja) * 1999-06-04 2000-12-15 Sony Corp 半導体素子およびその製造方法ならびに電力増幅器および無線通信装置
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP5552230B2 (ja) * 2006-11-20 2014-07-16 パナソニック株式会社 半導体装置及びその駆動方法
JP2008205221A (ja) * 2007-02-20 2008-09-04 Furukawa Electric Co Ltd:The 半導体素子
JP2009038175A (ja) * 2007-08-01 2009-02-19 Panasonic Corp 窒化物半導体トランジスタとその製造方法
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
WO2010042479A2 (en) * 2008-10-06 2010-04-15 Massachusetts Institute Of Technology Enhancement-mode nitride transistor
CN102365745B (zh) * 2009-04-08 2015-04-08 宜普电源转换公司 反向扩散抑制结构
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2011146613A (ja) * 2010-01-18 2011-07-28 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2012004253A (ja) * 2010-06-15 2012-01-05 Panasonic Corp 双方向スイッチ、２線式交流スイッチ、スイッチング電源回路および双方向スイッチの駆動方法
TW201205086A (en) * 2010-07-21 2012-02-01 Proter Technology Co Ltd Appliance charge meter
TWI420664B (zh) * 2010-07-27 2013-12-21 Univ Nat Chiao Tung 增強式高電子移動率電晶體及其製造方法
JP5742134B2 (ja) * 2010-08-23 2015-07-01 富士通株式会社 半導体装置の製造方法
JP5672868B2 (ja) * 2010-08-31 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法

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