CN209298121U - 半导体器件 - Google Patents

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Abstract

本实用新型公开了一种半导体器件，其包括具有相对的第一主表面和第二主表面的半导体材料区域。沟槽结构包括从所述第一主表面延伸到所述半导体材料区域中的沟槽，其中所述第一主表面限定剖视图中的第一水平平面。沟槽结构还包括设置在沟槽内并通过电介质区域与半导体材料区域分离的导电材料。肖特基接触区域邻近第一主表面设置在沟槽结构的相对侧上，所述肖特基接触区域具有位于剖视图中的第二水平平面上的上表面。电介质区域包括最上表面，并且被构造为使得最上表面的主要部分设置在剖视图中的第一水平平面上方。所述结构和方法提供了具有改善性能(例如，减少的泄漏和更稳定的击穿电压)和改善可靠性的半导体器件。

Description

半导体器件
技术领域
本实用新型整体涉及电子器件，并且更具体地讲，涉及半导体器件。
背景技术
肖特基器件是表现出低正向电压降和非常快速切换动作的一种半导体器件类型。与常规PN结二极管相比，较低的正向电压降转化为以热形式耗散掉的较少的能量，从而提供改善的系统效率和更高的切换速度。这使得肖特基器件更适合需要更高效功率管理的应用。此类应用包括无线/便携式设备、用于LCD/小键盘背光的升压转换器、充电电路以及其他较小的信号应用。
随着要求进一步改善这些应用和其他应用中的电池寿命，市场需要更高效的设备，诸如具有较低功率耗散、较高功率密度和较小管芯尺寸的肖特基器件。一些肖特基器件使用绝缘沟槽门控结构形成，其在一些区域具有改善的性能。然而，相关的绝缘沟槽门控肖特基器件设计未提供足够的产率，这是由于与进行肖特基接触的半导体材料、栅极电介质和栅电极之间的交接相关的问题。此类产率问题已包括例如高泄漏电流和过早的或较低的击穿电压。
因此，期望具有用于形成肖特基器件的结构和方法，所述结构和方法克服了包括先前所述那些的相关器件的问题。此外，所述结构和方法具有成本效益且易于整合到已有的工艺流程中也是有益的。
实用新型内容
本实用新型提供了具有改善的性能和可靠性的半导体器件。
根据第一方面，提供一种半导体器件，包括：半导体材料区域，所述半导体材料区域具有相对的第一主表面和第二主表面；沟槽结构，所述沟槽结构包括：沟槽，所述沟槽从所述第一主表面延伸到所述半导体材料区域中，其中所述第一主表面限定剖视图中的第一水平平面；和导电材料，所述导电材料设置在所述沟槽内并通过电介质区域与所述半导体材料区域分离；以及肖特基接触区域，所述肖特基接触区域邻近所述第一主表面设置在所述沟槽结构的相对侧上，所述肖特基接触区域具有位于所述剖视图中的第二水平平面上的上表面，其中，所述电介质区域沿所述沟槽的相对侧壁表面设置，并且沿所述沟槽的下表面设置；所述电介质区域包括第一最上表面；并且所述第一最上表面设置在所述剖视图中的所述第一水平平面上方。
根据第二方面，提供一种半导体器件，包括：半导体材料区域，所述半导体材料区域具有相对的第一主表面和第二主表面；沟槽结构，所述沟槽结构包括：沟槽，所述沟槽从所述第一主表面延伸到所述半导体材料区域中，其中所述第一主表面限定剖视图中的第一水平平面；和导电材料，所述导电材料设置在所述沟槽内并通过电介质区域与所述半导体材料区域分离；以及肖特基接触区域，所述肖特基接触区域邻近所述第一主表面设置在所述沟槽结构的相对侧上，所述肖特基接触区域具有位于所述剖视图中的第二水平平面上的上表面，其中：所述电介质区域沿所述沟槽的相对侧壁表面设置，并且沿所述沟槽的下表面设置；所述电介质区域包括第一最上表面；并且包括所述第一最上表面的50％或更多的主要部分设置在所述剖视图中的所述第一水平平面上方。
附图说明
图1示出了根据本说明的半导体器件的示例的局部剖视图；
图2至图9示出了根据本说明的半导体器件结构的示例的局部放大的剖视图；
图10示出了根据本说明的半导体器件的示例的局部放大的剖面透视图；并且
图11至图21是示出了根据本说明的制造半导体器件的示例性方法的局部剖视图。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，载流电极是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极、或者二极管的阴极或阳极，并且控制电极是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，考虑到任何必要的电压极性反转、晶体管类型和/或电流方向反转等，导电类型可被反转并且也是按照本说明可行的。为使附图简洁，器件结构的某些区域(诸如掺杂区域或电介质区域)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不具有精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时是指半导体区域、晶圆或衬底的与另一种材料诸如电介质、绝缘体、导体或多晶半导体形成界面的表面。主表面可具有沿x、y和z方向变化的形貌特征。如本文所用，术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定示例的目的，而并非旨在对本公开进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在...期间”、“在...同时”和“当...时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，术语“在...同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近声明的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍值或位置恰好为声明的值或位置。除非另外指明，否则本文使用的短语“在...之上”或“在...上”包括指定的元件可直接或间接物理接触的取向、放置或关系。除非另外指明，否则如本文所用，短语“与...重叠”包括指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对准的取向、放置或关系。还应当理解，下文将适当举例说明并描述的示例可具有缺少本文未明确公开的任何元件的示例，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
一般而言，本实施方案涉及一种半导体器件及形成该半导体器件的方法，该半导体器件具有成形栅极电介质区域，该成形栅极电介质区域邻近半导体器件的形成肖特基接触区域的一部分和半导体器件的其中栅电极邻接半导体器件的主表面的另一部分。更具体地，成形栅极电介质区域包括最上表面，该最上表面在栅极电介质区域邻接其中待形成肖特基接触区域的半导体材料的地方与栅极电介质区域邻接栅电极的地方之间具有以剖视图呈现的轮廓而非大致向下倾斜的轮廓。换句话说，栅极电介质区域的最上表面(例如，至少50％或更多)的主要部分位于由待形成肖特基接触区域的半导体材料的接触区域的主表面限定的平面上方。
在一些示例中，在制造期间完成了接触蚀刻步骤之后，栅极电介质区域的最上表面的全部或基本上全部位于由待形成肖特基接触的半导体材料的主表面限定的平面上方。在其他示例中，栅极电介质区域的最上表面(例如，至少50％或更多)的主要部分位于由肖特基接触区域的上表面限定的平面上方。在另外的示例中，栅极电介质区域的最上表面的全部或基本上全部位于由肖特基接触区域的最上表面限定的平面上方。
发现栅极电介质区域的最上表面在栅极电介质区域邻接半导体材料的肖特基接触区域的地方与栅极电介质区域邻接栅电极的地方之间、或如先前半导体器件中那样在栅极电介质区域的最上表面的大部分位于由待形成肖特基接触区域的半导体材料的主表面限定的平面下方的地方具有大致向下倾斜的轮廓，观察到负产率和性能问题。
更具体地，在一个示例中，半导体器件包括具有相对的第一主表面和第二主表面的半导体材料区域。沟槽结构包括从所述第一主表面延伸到所述半导体材料区域中的沟槽，其中所述第一主表面限定剖视图中的第一水平平面。沟槽结构还包括设置在沟槽内并通过电介质区域与半导体材料区域分离的导电材料。肖特基接触区域邻近第一主表面设置在沟槽结构的相对侧上，所述肖特基接触区域具有位于剖视图中的第二水平平面上的上表面。电介质区域包括最上表面，并且被构造为使得最上表面的主要部分设置在剖视图中的第一水平平面上方。
在另一个示例中，半导体器件包括具有相对的第一主表面和第二主表面的半导体材料区域。沟槽结构包括从所述第一主表面延伸到所述半导体材料区域中的沟槽，其中所述第一主表面限定剖视图中的第一水平平面。沟槽结构还包括设置在沟槽内并通过电介质区域与半导体材料区域分离的导电材料。肖特基接触区域邻近第一主表面设置在沟槽结构的相对侧上，所述肖特基接触区域具有位于剖视图中的第二水平平面上的上表面。电介质区域包括最上表面，并且被构造为使得包括最上表面的50％或更多的主要部分设置在剖视图中的第一水平平面上方。
在另一个示例中，形成半导体器件的方法包括提供具有相对的第一主表面和第二主表面的半导体材料区域。该方法包括形成从第一主表面延伸到半导体材料区域中的沟槽以及形成覆盖在沟槽的表面和第一主表面上的第一材料层，所述第一材料层包括电介质材料。该方法包括形成覆盖在第一材料层上的第二材料层，该第二材料层包括导电材料，其中第二材料层包括在沟槽上方从第二材料层的上表面向内延伸的凹口。该方法包括使用蚀刻平面化步骤移除第二材料层的第一部分以及使用不同的平面化步骤移除第二材料层的第二部分，其中移除第二材料层的第二部分的步骤在沟槽内提供邻近导电材料的上表面具有喇叭形部分的导电材料。该方法包括移除第一材料层的一部分以暴露第一主表面的部分并且在沟槽内提供电介质区域，其中：电介质区域使导电材料与半导体材料区域分离，电介质材料包括最上表面，并且最上表面的主要部分设置在剖视图中的由第一主表面的暴露部分限定的第一水平平面上方。该方法包括形成与邻接沟槽的第一主表面的暴露部分中的至少一个相邻的肖特基接触区域。在一个示例中，移除第二材料层的第一部分的步骤包括提供厚度为约0.15微米的第二材料层的第二部分。在另一个示例中，移除第二材料层的第二部分的步骤包括使用化学机械平面化。在另外的实施方案中，移除第一材料层的所述部分的步骤包括提供设置在第一水平平面上方的包括最上表面的50％或更多的主要部分。
图1示出了根据一个示例的电子器件10、半导体器件10、肖特基二极管器件10或沟槽肖特基整流器10的放大局部剖视图。在本示例中，器件10包括半导体材料区域11，其包括主表面18和相对的主表面19。半导体材料区域11可包括体衬底12，诸如具有约0.001ohm-cm至约0.005ohm-cm范围的电阻率的N型硅衬底。以举例的方式，衬底12可掺杂有磷、砷或锑。
器件10进一步包括半导体层14、掺杂区域14或掺杂层14，其可形成在衬底12中、衬底上或覆盖该衬底。在一个示例中，掺杂层14可以是N型导电区域或层，并且可使用外延生长技术、离子注入和扩散技术、或本领域普通技术人员已知的其他技术来形成。在一个示例中，半导体层14包括半导体材料区域11的主表面18。在一些示例中，半导体层14具有小于衬底12的掺杂物浓度的掺杂物浓度。可选择半导体层14的掺杂物浓度和/或掺杂物分布以提供所需的击穿电压和正向电压降。应当理解，半导体材料区域11、半导体衬底12和/或半导体层14可包括其他类型的材料，包括但不限于异质结半导体材料，并且半导体衬底12和半导体层14可各自包括不同的材料。此类材料可包括本领域普通技术人员已知的SiGe、SiGeC、SiC、GaN、AlGaN和其他类似的材料。
器件10包括第一沟槽21或终端沟槽21和第二沟槽23或有源沟槽23。以举例的方式，终端沟槽结构21可设置在半导体材料区域11的边缘部分中，并且有源沟槽23可从终端沟槽21向内设置，使得终端沟槽结构21插置在半导体材料区域11的边缘部分与有源沟槽23之间。在一些示例中，终端沟槽21完全围绕有源沟槽23。在一个示例中，终端沟槽21从主表面18朝向半导体衬底12延伸到半导体层14中。在一些示例中，终端沟槽21可延伸到半导体衬底12中。在其他示例中，终端沟槽21可终止于半导体层14内，从而使半导体层14的一部分设置在终端沟槽21的下部与半导体衬底12之间。在一个示例中，终端沟槽21包括邻接终端沟槽21的侧壁和下表面设置的电介质层212、电介质区域212或电介质结构212，如图1中大体所示。
电介质层212在从主表面18向内的距离处限定终端沟槽21的下表面210。应当理解，下表面210可能不平坦，但可具有其他形状，包括但不限于弯曲的、倒圆的、部分弯曲的或部分倒圆的形状。在一个示例中，电介质层212可为具有在约0.05微米至约0.5的微米范围内的厚度的热氧化物。在其他示例中，电介质层212可为其他类型的氧化物、氮化物及其组合、或本领域普通技术人员已知的其他材料。
在一个示例中，终端沟槽21还包括沿邻接电介质层212的侧壁表面的一个或多个导电间隔部217。在一个示例中，导电间隔部217可为导电多晶材料，诸如掺杂多晶硅(例如N型或P型)。在一个示例中，电介质层219、电介质区域219或电介质结构219设置在终端沟槽21内。在一个示例中，电介质层219可进一步设置在远离有源沟槽23间隔开的主表面18的一部分上或邻近该部分设置，如图1大体所示。在一个示例中，电介质层219可为沉积的电介质材料，诸如沉积氧化物、沉积氮化物、它们的组合、或本领域普通技术人员已知的其他电介质材料。在一个优选示例中，电介质层219可以是使用正硅酸乙酯(“TEOS”)源、使用等离子体增强化学气相沉积(“PECVD”)或低压化学气相沉积(“LPCVD”)沉积的氧化物，并可具有约0.2微米至约1.0微米范围的厚度。在一些示例中，终端沟槽21可具有约4微米至约20微米范围的宽度。在一个示例中，终端沟槽21可具有约10微米的宽度。
在本示例中，器件10包括从主表面18朝向半导体衬底12延伸至半导体层14中的有源沟槽23。在一个示例中，有源沟槽23包括邻接有源沟槽23的侧壁和下表面设置的栅极电介质区域222、栅极电介质层222、电介质层222、电介质层222、电介质区域222、或电介质结构222。电介质层222限定有源沟槽23的下表面230。应当理解，下表面230可能不平坦，但可具有其他形状，包括但不限于弯曲的、倒圆的、部分弯曲的或部分倒圆的形状。在一个示例中，电介质层222包括具有约0.05微米至约0.6微米范围的厚度的热氧化物。在一些示例中，电介质层212和电介质层222可为相同的材料。在一些示例中，电介质层212和电介质层222可在相同工艺步骤期间形成。
有源沟槽23还包括沿邻接电介质层222的表面提供的导电层237、导电区域237、栅电极237、或导电材料23。在一个示例中，导电材料237可为导电多晶材料，诸如掺杂多晶硅。在一些示例中，有源沟槽23可具有约0.1微米至约0.6微米范围的宽度。在一个示例中，有源沟槽23可具有约0.2微米至约1.0微米的宽度。以举例的方式，有源沟槽23的宽度根据器件10的击穿电压等级来修改。在一些示例中，器件10可具有小于约0.005至约0.125范围的有源沟槽23宽度与终端沟槽21宽度比。在其他示例中，示例10可具有小于约0.03的有效沟槽23宽度与终端沟槽21宽度比。
根据本示例，电介质层222包括最上表面222A和222B，在形成肖特基接触区域26之前，该最上表面在最上表面222A和222B的主要部分或大部分(例如至少50％或更多)位于由半导体材料区域11(或半导体层14)的主表面18限定的大体水平平面上方的地方有意地成形或形成为具有以剖视图呈现的轮廓。这例如在图2中更容易地被观察到，该图示出了在形成肖特基接触区域26之前位于有源沟槽23的左侧上的半导体材料区域11的主表面18的接触区域118，并且还示出了在形成肖特基接触区域26之后的有源沟槽23右侧的该肖特基接触区域26。如稍后将更详细地说明，肖特基接触区域26通常包含与半导体材料区域11在例如热处理以形成硅化物区域期间发生反应的材料。然后可使用例如蚀刻工艺移除任何未反应的材料。因此，主表面18的位置可在形成肖特基接触区域26之后变得不同。对于本说明而言，相对于形成肖特基接触区域26之前的主表面18的位置来参考最上表面222A和222B。
在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分或大部分位于由肖特基接触区域26的上表面限定的大体水平平面上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
在一些示例中，最上表面222A和222B在电介质层222邻接半导体材料区域11(或半导体层14)的地方与电介质层222邻接有源沟槽23中的导电材料237的地方之间具有以剖视图呈现的轮廓而非大致向下倾斜的轮廓。在一些示例中，在形成接触区域118之后以及在形成肖特基接触区域26之前，最上表面222A和222B的全部或基本上全部位于由半导体材料区域11(或半导体层14)的主表面18限定的平面上方。最上表面222A和222B的轮廓的示例稍后将结合图2至10进一步描述。
器件10还包括邻接主表面18的部分设置的肖特基接触区域26、接触区域26、导电层26、一个或多个导电区域26、或导电材料26。在一些示例中，导电材料26也可邻接导电材料237的上表面部分和导电间隔部217中的至少一个的上表面部分设置。导电材料26包括被构造为提供具有半导体材料区域11或半导体层14的肖特基势垒的材料。此类材料可包括铂、镍铂(具有各种铂原子重量百分比，例如，约1％至约80％，在一些示例中选择5％)、钛、钛钨、铬和/或能够形成本领域技术人员已知的肖特基势垒的其他材料。
在一些示例中，器件10还可包括一或多个掺杂区域31，其可为邻近主表面18以及邻近肖特基接触区域26提供的N型或P型。在一个示例中，掺杂区域31可被构造为在反向偏压下提供钳位作用以改善器件10的动态稳健性。在其他示例中，掺杂区域31可横向延伸跨过邻近主表面18的半导体层14，并且可构造为调节器件10的势垒高度。掺杂区域31可使用离子注入和退火技术、外延生长技术或本领域技术人员已知的其他掺杂技术来提供。在一个示例中，当掺杂区域31用于动态夹紧或传导调谐时，掺杂区域31可延伸到半导体材料区域11中比有源沟槽23的底部更深。在其他示例中，掺杂区域31可仅在一些台面区域中提供而不在其他区域中提供，以在台面区域之间提供不同的肖特基势垒高度。当掺杂区域31用于势垒高度调节时，掺杂区域31通常具有小于约1.0微米的深度。
在一些示例中，器件10可包括更深的掺杂区域(未示出)，下文提供的掺杂区域31，以用于器件的传导调谐。这也可通过使用渐变的外延生长技术或通过使用多个离子植入例如在半导体层14内提供渐变的掺杂物分布来完成。
在一些示例中，器件10可包括掺杂区域30或设置在终端沟槽21与半导体材料区域11的边缘或周边之间的边缘密封区域30。在一些示例中，掺杂区域30包括与半导体层14相同的导电类型，其在本示例中为N型，并且可使用离子注入和退火工艺形成。在一些示例中，掺杂区域30为重掺杂的，以向导电层44提供低接触电阻。当半导体层14为P型时，掺杂区域30可为P型。掺杂区域30可被构造为减少例如由边缘缺陷造成的电流泄漏问题。应当理解，在一些示例中可不包括掺杂区域30。在一些示例中，肖特基接触区域26还可邻接掺杂区域30设置，该掺杂区域与半导体区域11的主表面18相邻，如图1中大体所示。
导电层44可形成为覆盖在主表面18上，并且导电层46可形成为覆盖在主表面19上。导电层44和46可被构造为在器件10与下一级组件诸如半导体封装结构之间提供电连接。根据本示例，导电层44电连接到肖特基接触区域26。在一个示例中，导电层44可以是钛/氮化钛/铝铜或本领域普通技术人员已知的其他相关或等同材料，并且被构造为用于器件10的第一电流承载电极或端子440或阳极电极440。在一个示例中，导电层46可为可焊接的金属结构，诸如钛镍银、铬镍金、或本领域技术人员已知的其他相关或等同材料。在所示的示例中，导电层46提供用于器件10的第二电流承载电极或端子460或阴极电极460。
根据本示例，电介质区域222的最上表面222A和222B被构造为提高通过电介质区域222对沟槽23的侧壁保护。提高的侧壁保护在半导体层14的上边缘处或在相邻的有源区域23之间形成的台面区域的上边缘处减少了例如肖特基接触区域26蠕变或迁移到电介质区域22上的影响。这减少了泄漏问题。此外，电介质区域22的最上表面222A和222B被构造为减少台面的拐角边缘区域处的电场积聚，从而改善器件10的击穿电压性能。
现在转到图2至图10，描述了电介质区域的最上表面222A和222B的构型的各种示例。未示出导电层44和46，以简化本说明。
图2示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件200或半导体器件200的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件200中，肖特基接触区域26还设置在有源沟槽23的左侧。
在器件200中，至少在形成肖特基接触区域26之前，电介质区域222的最上表面222A和222B的全部或基本上全部在接触区域118中位于由半导体材料区域11(或半导体层14)的主表面18限定的大体水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有阶梯式或阶梯状形状22A，其从半导体层14的台面140部分的边缘141向上到达导电材料237的边缘231，其可位于水平平面182上方。应当理解，边缘231可不为导电材料237的拐角。在本示例中，电介质区域222的最上表面222B还具有阶梯式或阶梯状形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件200的一些示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图3示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件300或半导体器件300的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26A在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件300中，肖特基接触区域26A还设置在有源沟槽23的左侧。根据本示例，肖特基接触区域26A被构造为具有至半导体层14中的面向内的表面261，其具有相对于主表面18的凹形形状。在一些示例中，肖特基接触区域26A包含硅化钛。
在器件300中，至少在形成肖特基接触区域26A之前，电介质区域222的最上表面222A和222B的全部或基本上全部位于接触区域118中的水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有正方形或矩形形状22B，其从台面140的边缘141向上到达导电材料237的边缘231，其可位于水平平面182上方。应当理解，边缘231可不为导电材料237的拐角。此外，在本示例中，导电材料237被构造为具有T形形状，其中边缘237A横向延伸到设置在电介质区域222中的凹口67中。在本示例中，电介质区域222的最上表面222B还具有矩形形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件300的一些示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图4示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件400或半导体器件400的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26B在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件400中，肖特基接触区域26A还设置在有源沟槽23的左侧。根据本示例，肖特基接触区域26B被构造为具有至半导体层14中的面向外的表面262，其具有相对于主表面18的凸形形状。在一些示例中，肖特基接触区域26B包含镍铂硅化物。
在器件400中，至少在形成肖特基接触区域26B之前，电介质区域222的最上表面222A和222B的全部或基本上全部位于接触区域118中的水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有梯形形状22C，其从台面140的边缘141向上并且朝向导电材料237的边缘231向上倾斜，其可位于水平平面182上方。应当理解，边缘231可不为导电材料237的拐角。在本示例中，电介质区域222的最上表面222B还具有梯形形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件400的一些示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图5示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件500或半导体器件500的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件500中，肖特基接触区域26还设置在有源沟槽23的左侧。
在器件500中，至少在形成肖特基接触区域26之前，电介质区域222的最上表面222A和222B的全部或基本上全部在接触区域118中位于由半导体材料区域11(或半导体层14)的主表面18限定的大体水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有矩形形状22D，其从台面140的边缘141向上并且邻接导电材料237的边缘231，其可位于水平平面182上方。在本示例中，电介质区域222的最上表面222B还具有矩形形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件500的一些示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图6示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件600或半导体器件600的一部分的局部剖视图。器件600类似于先前所述的器件400，并且下文将仅对它们之间的差异进行说明。在本示例中，导电材料237的最上表面237B凹入电介质材料222的最上表面222A和222B的顶部部分下方。
图7示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件700或半导体器件700的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件700中，肖特基接触区域26还设置在有源沟槽23的左侧。
在器件700中，至少在形成肖特基接触区域26之前，电介质区域222的最上表面222A和222B的全部或基本上全部在接触区域118中位于由半导体材料区域11(或半导体层14)的主表面18限定的大体水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有三角形形状或尖峰形状22E，其向上倾斜至大致居中的尖峰部分2220并随后向下朝导电材料237倾斜，其可位于水平平面182上方。在本示例中，电介质区域222从边缘141向上到达最上表面222A，并且从最上表面222A向下到达边缘231。在本示例中，电介质区域222的最上表面222B还具有三角形形状或尖峰形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件700的一些示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图8示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件800或半导体器件800的一部分的局部剖视图。在本示例中，在主表面18处的半导体材料区域11的接触区域118在有源沟槽23的左侧示出，并且肖特基接触区域26在有源沟槽23的右侧示出。这仅用于说明目的，并且应当理解，在成品器件800中，肖特基接触区域26还设置在有源沟槽23的左侧。
在器件800中，至少在形成肖特基接触区域26之前，电介质区域222的最上表面222A和222B的全部或基本上全部在接触区域118中位于由半导体材料区域11(或半导体层14)的主表面18限定的大体水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于水平平面182上方。在本示例中，最上表面222A在剖视图中具有三角形形状22F，其大体竖直向上到达尖峰部分2221并随后向下朝导电材料237倾斜，其可位于水平平面182上方。在本示例中，尖峰部分2221沿横向设置在边缘141近侧并且沿横向设置在边缘231远侧。在本示例中，电介质区域222的最上表面222B还具有三角形形状，其相对于穿过导电材料237的中心的竖直中心线对称。
在器件800的一些示例中，最上表面222A和222B(例如，至少50％或更多、)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图9示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件900或半导体器件900的一部分的局部剖视图。在本示例中，电介质区域222还包括部分222C和222D，该部分横向延伸至肖特基接触区域26的重叠部分，并且横向延伸到导电材料237的重叠部分。在一些示例中，提供了从最上表面222A和222B向内延伸的连续开口222E，以向导电材料237提供电接触。在一些示例中，用于形成肖特基接触区域26的接触材料26设置在开口222E内，如图9中大体所示。在一些示例中，最上表面222A和222B在剖视图中具有矩形形状。应当理解，最上表面222A和222B可具有其他形状，以将最上表面222A和222B的全部或基本上全部放置在例如由半导体材料区域11的主表面18形成的水平平面182上方，然后形成肖特基接触区域26。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
图10示出了具有有源沟槽23、电介质区域222、一个或多个肖特基接触区域26和导电材料237的器件950或半导体器件950的局部剖面透视图。器件950类似于器件900，并且下文将仅对它们之间的差异进行说明。在器件950中，与器件900中具有连续开口222E相反，在电介质区域222中间歇性地提供一个或多个周期性开口222F，以向具有导电区域26的导电材料237提供接触。因此，在器件950中，存在间歇部分，其中电介质区域222完全覆盖导电材料237。类似于器件900，在器件950中，最上表面222A和222B(其在本示例中可为连续表面)在剖视图中具有矩形形状，并且在形成肖特基接触区域26之前，最上表面222A和222B的全部或基本上全部设置在例如由半导体材料区域11的主表面18形成的水平平面182上方。在其他示例中，最上表面222A和222B(例如，至少50％或更多)的主要部分位于由肖特基接触区域26的上表面限定的大体水平平面183上方。在一些示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面的至少一部分上方。在另外的示例中，最上表面222A和222B的全部或基本上全部位于肖特基接触区域26的上表面上方。
在一些示例中，水平平面182不同于水平平面183。在其他实例中，水平平面182和水平平面183可为基本上相同的平面或可为相同的平面。在另外的示例中，水平平面183可在水平平面182上方。在另外的示例中，水平平面182可在水平平面183上方。
在一些示例中，最上表面222A和222B的至少55％或更多位于大体水平平面182和/或大体水平平面183上方。在其他示例中，最上表面222A和222B的至少60％或更多位于大体水平平面182和/或大体水平平面183上方。在附加示例中，最上表面222A和222B的至少65％或更多位于大体水平平面182和/或大体水平平面183上方。在另外的示例中，最上表面222A和222B的至少70％或更多位于大体水平平面182和/或大体水平平面183上方。在一些示例中，最上表面222A和222B的至少75％或更多位于大体水平平面182和/或大体水平平面183上方。在其他示例中，最上表面222A和222B的至少80％或更多位于大体水平平面182和/或大体水平平面183上方。在附加示例中，最上表面222A和222B的至少85％或更多位于大体水平平面182和/或大体水平平面183上方。在另外的示例中，最上表面222A和222B的至少90％或更多位于大体水平平面182和/或大体水平平面183上方。在一些示例中，最上表面222A和222B的至少95％或更多位于大体水平平面182和/或大体水平平面183上方。
现在转向图11至图21，用于形成半导体器件诸如器件10，200，300，400，500，600，700，800，900，950的示例性方法将在下文描述。为了这部分描述参考器件10将被使用。在示出了制造的早期步骤处的器件10的局部剖视图的图11中，提供了包括具有主表面19’的衬底12和具有主表面18的半导体层14的半导体材料区域11。在一个示例中，衬底12可为N型硅衬底，其具有约0.001ohm-cm至约0.005ohm-cm范围内的电阻率，并且可掺杂有砷。在一个示例中，半导体层14使用外延生长技术提供，并且可具有在约1.0微米至约15微米的范围内的厚度51。在一些示例中，半导体层14具有在约1微米至约15微米的范围内的厚度和在约5.0×1013原子/立方厘米至约5.0×1017原子/立方厘米的范围内的掺杂物浓度。在一些示例中，半导体层14为N型并且掺杂有磷。
更具体地，在20伏器件的示例中，半导体层14具有在约1.5微米至约2.5微米的范围内的厚度和在约1.0×1016原子/立方厘米至约1.0×1017原子/立方厘米的范围内的掺杂物浓度。在30伏器件的示例中，半导体层14具有在约2.25微米至约3.25微米的范围内的厚度和在约1.5×1016原子/立方厘米至约8.0×1016原子/立方厘米的范围内的掺杂物浓度。在40伏器件的示例中，半导体层14具有在约2.7微米至约4.5微米的范围内的厚度和在约1.0×1016原子/立方厘米至约6.0×1016原子/立方厘米的范围内的掺杂物浓度。
在一些示例中，半导体层14沿其厚度51或在其厚度之上具有基本上均匀的掺杂物分布。在其他实例中，半导体层14沿其厚度51或在其厚度之上具有非均匀的掺杂物分布。例如，半导体层14可具有渐变的掺杂物分布，其中掺杂物浓度可在厚度51之上从主表面18朝衬底12减小。在另一个示例中，掺杂物浓度可在厚度51之上从主表面18朝衬底12增加。在另一个示例中，掺杂物浓度可在厚度51之上从主表面18朝衬底12先增加再减小。
图12示出了附加处理之后的器件10。在一个示例中，该结构经受清洁过程，然后可提供邻近主表面18设置或覆盖在该主表面上的层61。在一些示例中，层61可为电介质材料，诸如被构造为提供硬掩膜的氧化物或另一种材料。在一个示例中，层61是具有在约0.03微米至约0.5微米的范围内的厚度的热氧化物。随后提供覆盖在层61上设置的掩膜层62，如图13所示。在一个示例中，掩膜层62可为光致抗蚀剂层，所述光致抗蚀剂层被图案化以提供被构造为所需图案的开口610，用于提供给掺杂区域30或边缘密封区域30。在一个示例中，随后使用离子注入技术提供掺杂区域30。在一些示例中，掺杂区域30使用砷离子注入来提供，其中注入量为约1.0×1015原子/平方厘米至约7.0×1015原子/平方厘米，并且注入能量为约100keV。在一些示例中，掩膜层62然后被移除。注入的掺杂物可在工艺中在该步骤中退火，和/或其可在后续工艺步骤中退火。在一些示例中，未使用掺杂区域30。
图14示出了进一步处理之后的器件10。在一个示例中，结构被清洁，并且覆盖在主表面18上的层612被提供。在一些示例中，层612可为包括具有在约0.15微米至约0.5微米范围内的厚度的热氧化物的电介质层。在一些示例中，层612具有厚度，该厚度允许掺杂物穿过厚度有效地或以期望方式注入半导体层14中。接下来，提供覆盖在层612上设置的掩膜层621。在一个示例中，掩膜层621包括光致抗蚀剂层，所述光致抗蚀剂层被图案化以提供用于掺杂区域31的开口611A，611B和611C，所述开口可具有相同或不同的尺寸。例如，随后使用离子注入技术来提供掺杂区域31。在一些示例中，掺杂区域31使用硼离子注入来提供，其中注入量为约6.0×1012原子/平方厘米至约1.0×1013原子/平方厘米，并且注入能量为300keV。在一些示例中，掩膜层622然后被移除。注入的掺杂物可在工艺中在该步骤中退火，和/或其可在后续工艺步骤中退火。在一些示例中，未使用掺杂区域31。
图15示出了进一步处理之后的器件10。在一个示例中，在层612上提供掩膜层(未示出)，诸如图案化光致抗蚀剂层。然后使用掩膜层在层612中形成开口613A和613B，从而暴露例如半导体材料区域11的主表面18的部分。在一些示例中，开口613A可具有从约4微米至约20微米的范围的宽度，并且开口613B可具有从约0.1微米至约0.5微米的范围的宽度。
在一些示例中，使用单个移除步骤来形成终端沟槽21和有源沟槽23两者，其可具有不同的深度。在一些示例中，终端沟槽21比有源沟槽23更深。在其他示例中，有源沟槽23比终端沟槽21更深。在一个示例中，可使用具有碳氟化合物化学作用或氟化化学作用(例如SF6/O2)或其他化学作用的等离子体蚀刻技术或本领域技术人员已知的移除技术来蚀刻终端沟槽21和有源沟槽23。有源沟槽23可具有从约0.5微米至约4.0微米范围的深度。终端沟槽21可具有从约1.0微米至约10.0微米范围的深度。
图16示出了附加处理之后的器件10。在一个示例中，层81沿终端沟槽21的表面、有源沟槽23的表面以及主表面18形成。在一个示例中，层81为电介质材料，诸如氧化物、氮化物、五氧化二钽、二氧化钛，钛酸锶钡、高k电介质材料、它们的组合、或本领域普通技术人员已知的其他相关或等同材料。在一个示例中，层81可以是具有从约0.05微米至约0.6微米厚度的干式氧化物。在一些示例中，层81具有约0.4微米的厚度。更具体地，层81的厚度被选择为使得在有源沟槽23内的层81的相邻表面之间具有间隙，如图16大体所示。在其他示例中，终端沟槽21的侧壁表面可倾斜以提供进一步的场成形效果。在其他示例中，层612的部分可将相邻主表面18保持在终端沟槽21与半导体材料区域11的边缘之间。
接下来，提供邻近或覆盖层81的导电层82。在一些示例中，导电层82包括使用LPCVD或PECVD处理技术提供的掺杂多晶硅。在一个示例中，使用掺杂有N型掺杂物诸如磷的硅烷源气体来提供导电层82。在一些示例中，导电层82具有在约0.6微米至约2.0微米的范围内的厚度，并且具有1.0×1020原子/立方厘米或更大的掺杂物浓度。当前方法的一个假设是凹口820形成于设置在有源沟槽23上方的导电层82的顶表面中。通过实验发现该凹口820是限定电介质区域222的最上表面222A和222B的形状的因素。在现有方法中，使用覆盖层或未掩膜的回蚀刻步骤将导电层82全部平面化回层81。即，进行覆盖层回蚀刻步骤，直至导电层82在主表面18的水平部分上方被清除或从层81移除。作者的实验发现除了其他方面，除非另外解释，否则凹口820可导致电介质区域222的最上表面具有从台面140的边缘141朝向导电材料237的向下倾斜的形状。除了其他方面，该向下倾斜的形状形成了具有增加的泄漏和降低的击穿电压性能的半导体器件。
为了提供改进的形状，如图2至图10所示，作者实施了修改工艺，以除了其他方面考虑或补偿导电层82中的凹口820的存在。图17示出了根据修改工艺进行进一步处理之后的器件10。根据本示例，使用覆盖层蚀刻工艺移除至多约75％至85％的导电层82以提供导电层82’。在一个示例中，可使用湿法蚀刻。在其他示例中，可采用干法蚀刻。在一些示例中，在覆盖层蚀刻工艺之后，导电层83的约0.14微米至约0.16微米保持不变。在一个优选的示例中，在覆盖层蚀刻工艺之后，导电层82的约0.15微米保持不变。在一些示例中，发现该厚度为器件10提供更好的电性能，包括更低的泄漏和改善的击穿电压。由于终端沟槽21的宽度较大，在一些示例中位于终端沟槽21底部的导电层82的一部分可清除或蚀刻掉，从而使导电间隔部217邻近终端沟槽21的侧壁表面，如图17大体所示。在新的工艺步骤中，使用化学机械平面化(CMP)技术移除剩余的15％至25％的导电层82，在一些实例中使用层81作为阻挡层，以提供图18所示的中间结构。在一些示例中，在CMP工艺之前预先清洁导电层82，以移除导电层82上的任何不需要的、残余的、原生的或剩余的会阻碍CMP工艺的一个或多个膜。该添加步骤的一个结果是导电层82(其在有源沟槽23内留下以提供导电材料237)的部分可在邻近有源沟槽23的导电材料237的上部部分具有喇叭形部分2370。在前一方法中，导电材料82由于蚀刻控制或所要求的过度蚀刻而凹入层81的上表面下方。
图19示出了进一步处理之后的器件10。在一些示例中，将材料层设置成与主表面18相邻。在一个示例中，材料层可以是使用PECVD工艺或LPCVD工艺沉积的TEOS氧化物，并且可具有在约0.35微米至约0.7微米的范围内的厚度。接着，可使用接触掩膜步骤和移除步骤在终端沟槽21内留下材料层的一部分以提供电介质层219。掩膜和移除步骤可从器件10的有源区域进一步移除层81的部分，以暴露主表面18的部分以提供接触区域118并向掺杂区域31提供开口2191。该步骤提供终端沟槽21内的电介质层212和有源沟槽23内的电介质层222。掩膜和去除步骤还可移除有源沟槽23内的导电材料237的部分，以在有源沟槽23内的期望位置处提供导电材料237的上表面。
根据本说明，在一些示例中，在掩膜和移除步骤之后，喇叭形部分2370有利地导致最上表面222A和222B的全部或基本上全部位于相对于主表面18的水平平面182上方。在其他示例中，用于提供接触区域118的掩膜被修改以保护层81的邻近有源沟槽23的部分，以提供最上面区域222A和222B的形状，如图2至图10所示。这可与移除步骤组合，诸如选择性蚀刻、定向研磨或蚀刻或各向异性蚀刻，以提供最上面区域222A和222B的所需形状。电介质区域222的最上表面222A和222B的所得形状相对于先前工艺有所改善，并且提供了具有改善的性能和可靠性的器件10。
图20示出了附加处理之后的器件10。在一些示例中，结构被清洁，并且覆盖在主表面18上的导电层26’被提供。在一些示例中，导电层26’包括可构造为提供具有半导体层14或半导体材料区域11的肖特基势垒的材料。此类材料可包括铂、镍铂、钛、钛钨、铬、和/或能够形成本领域技术人员已知的肖特基势垒的其他材料。在一些示例中，导电层26’可被热处理或退火以提供硅化物区域，然后移除导电层26’的部分以提供导电材料26或肖特基接触区域，如图21所示。根据本示例，导电材料26的一部分设置在导电间隔部217中的至少一个上，如图21大体所示。这改善导电间隔部217与导电层44之间的电接触，其可在后续步骤中形成。
在后续步骤中，设置导电层44覆盖在主表面18上，如图1所示。在一个示例中，导电层44可以是钛/氮化钛/铝铜或本领域技术人员已知的其他相关或等同材料，并且被构造为用于器件10的第一电流承载电极或端子440或阳极电极440。接下来，可利用例如磨削工艺来减薄衬底12以减小其厚度以提供主表面19。然后可在主表面19上提供导电层46，如图1所述和所示。在一些示例中，导电层46可为可焊接的金属结构，诸如钛镍银、铬镍金、或本领域技术人员已知的其他相关或等同材料。在所示的示例中，导电层46提供用于器件10的第二电流承载电极或端子460或阴极电极460。
根据前述的所有方面，本领域的技术人员可确定，根据半导体器件的一个示例，电介质区域的第一最上表面在剖视图中延伸到导电材料的上表面上方。在另一个示例中，电介质区域包括与导电材料的上表面完全重叠的一部分。在另一个示例中，电介质区域的一部分与半导体材料区域的第一主表面和肖特基接触区域的一部分横向重叠。在另一个示例中，第一最上表面的基本上全部设置在剖视图中的第一水平平面上方。
鉴于上述全部内容，显然公开了新颖的结构和制造该结构的方法。在其他特征中，包括了成形栅极电介质区域，该成形栅极电介质区域邻近半导体器件的形成肖特基接触区域的一部分和半导体器件的其中栅电极邻接半导体器件的主表面的另一部分。更具体地，成形栅极电介质区域包括最上表面，该最上表面在栅极电介质区域邻接其中待形成肖特基接触区域的半导体材料的地方与栅极电介质区域邻接栅电极的地方之间具有以剖视图呈现的轮廓而非大致向下倾斜的轮廓。更具体地，栅极电介质区域的最上表面(例如，至少50％或更多)的主要部分位于由待形成肖特基接触区域的半导体材料的接触区域的主表面限定的平面上方。在一些示例中，在制造期间完成了接触蚀刻步骤之后，栅极电介质区域的最上表面的全部或基本上全部位于由待形成肖特基接触的半导体材料的主表面限定的平面上方。在其他示例中，栅极电介质区域的最上表面(例如，至少50％或更多)的主要部分位于由肖特基接触区域的上表面限定的平面上方。在另外的示例中，栅极电介质区域的最上表面的全部或基本上全部位于由肖特基接触区域的最上表面限定的平面上方。所述结构和方法提供了具有改善的性能和可靠性的半导体器件。
尽管上文结合具体的优选实施方案和示例性实施方案描述了本实用新型的主题，但前述附图及其描述只用来描绘本主题的典型示例，因此不应被视作限制本实用新型主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。
如下文的权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个示例的所有特征。因此，下文表述的诸项权利要求特此明确地并入具体实施方式中，且每项权利要求本身都代表本实用新型的独立示例。此外，尽管本文描述的一些示例包含其他示例中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同示例的特征的组合意在属于实用新型的范围，而且意在形成不同的示例。

Claims (10)

1.一种半导体器件，其特征在于，包括：
半导体材料区域，所述半导体材料区域具有相对的第一主表面和第二主表面；
沟槽结构，所述沟槽结构包括：
沟槽，所述沟槽从所述第一主表面延伸到所述半导体材料区域中，其中所述第一主表面限定剖视图中的第一水平平面；和
导电材料，所述导电材料设置在所述沟槽内并通过电介质区域与所述半导体材料区域分离；以及
肖特基接触区域，所述肖特基接触区域邻近所述第一主表面设置在所述沟槽结构的相对侧上，所述肖特基接触区域具有位于所述剖视图中的第二水平平面上的上表面，其中：
所述电介质区域沿所述沟槽的相对侧壁表面设置，并且沿所述沟槽的下表面设置；
所述电介质区域包括第一最上表面；并且
所述第一最上表面设置在所述剖视图中的所述第一水平平面上方。
2.根据权利要求1所述的半导体器件，其中，
所述电介质区域与所述导电材料的上表面的至少一部分重叠。
3.根据权利要求1所述的半导体器件，其中，
所述第一最上表面包括所述剖视图中的倾斜形状。
4.根据权利要求1所述的半导体器件，其中，
所述第一最上表面包括所述剖视图中的阶梯式形状。
5.根据权利要求1所述的半导体器件，其中，
所述第一最上表面设置在所述剖视图中的所述第二水平平面上方。
6.根据权利要求1所述的半导体器件，其中，
所述肖特基接触区域被构造为具有面向内的表面，所述面向内的表面具有相对于所述第一主表面的凹形形状和相对于所述第一主表面的凸形形状中的一者。
7.一种半导体器件，其特征在于，包括：
半导体材料区域，所述半导体材料区域具有相对的第一主表面和第二主表面；
沟槽结构，所述沟槽结构包括：
沟槽，所述沟槽从所述第一主表面延伸到所述半导体材料区域中，其中所述第一主表面限定剖视图中的第一水平平面；和
导电材料，所述导电材料设置在所述沟槽内并通过电介质区域与所述半导体材料区域分离；以及
肖特基接触区域，所述肖特基接触区域邻近所述第一主表面设置在所述沟槽结构的相对侧上，所述肖特基接触区域具有位于所述剖视图中的第二水平平面上的上表面，其中：
所述电介质区域沿所述沟槽的相对侧壁表面设置，并且沿所述沟槽的下表面设置；
所述电介质区域包括第一最上表面；并且
包括所述第一最上表面的50％或更多的主要部分设置在所述剖视图中的所述第一水平平面上方。
8.根据权利要求7所述的半导体器件，其中，
所述第一最上表面具有所述剖视图中的倾斜形状。
9.根据权利要求7所述的半导体器件，其中，
所述第一最上表面具有所述剖视图中的阶梯式形状。
10.根据权利要求7所述的半导体器件，其中，
所述第一最上表面的至少一部分设置在所述剖视图中的所述第二水平平面上方。
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