CN105378934A - 具有多个注入层的高压场效应晶体管 - Google Patents

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Abstract

一种用于制造高压场效应晶体管的方法，包括在半导体衬底中形成一个主体区域、一个源极区域和一个漏极区域。该漏极区域通过该主体区域与该源极区域分开。形成该漏极区域包括：在半导体衬底的在该漏极区域上方的表面上形成一个氧化物层；以及在使该半导体衬底倾斜的同时穿过该氧化物层执行多个离子注入操作使得离子束以偏离垂线的角度撞击在该氧化物层上。所述多个注入操作在该漏极区域内形成相应的多个分立的注入层。所述注入层中的每一个形成在该漏极区域内的不同深度处。

Description

具有多个注入层的高压场效应晶体管
技术领域
本公开内容涉及场效应晶体管的制造，且更具体地，涉及高压场效应晶体管的制造。
背景技术
高压场效应晶体管(HVFET)可以用在多种不同的电路应用(诸如，功率转换电路)中。例如，HVFET可以用作功率转换电路中的功率开关。包括HVFET功率开关的示例功率转换器拓扑可以包括但不限于非隔离功率转换器拓扑(例如，降压转换器或升压转换器)和隔离功率转换器拓扑(例如，反激转换器)。
在功率转换电路的运行期间，HVFET可能遭受高电压和高电流。例如，在运行期间，HVFET可能遭受数百伏(例如，700V-800V)的电压。因此，HVFET可以被设计成具有高击穿电压。HVFET还可以被设计成具有相对低的导通电阻以便最小化功率转换电路运行期间的传导损耗。
附图说明
参考以下附图描述本公开内容的非限制性且非穷举性实施方案，其中在所有多个视图中相同的参考数字可以指示相同的部分。
图1示出一个高压场效应晶体管(HVFET)的横截面侧视图。
图2是描述制造图1的HVFET的流程图。
图3示出包括图1的HVFET的一个漏极区域和一个主体区域的衬底的横截面侧视图。
图4示出包括一个薄氧化物层的衬底的横截面侧视图。
图5示出用于注入图1的HVFET的注入层的离子注入操作的横截面侧视图。
图6示出包括一个厚氧化物层的衬底的横截面侧视图。
图7示出包括一个蚀刻的厚氧化物层和蚀刻的薄氧化物层的衬底的横截面侧视图。
图8示出一个替代HVFET的横截面侧视图。
在附图的所有若干视图中，相应的参考字符指示相应的部件。本领域技术人员将理解，图中的元件是为了简化和清楚而例示的从而不必按比例绘制。例如，图中的某些元件的尺度相对于其它元件可能被夸大，以有助于增进对本公开内容的多个实施方案的理解。另外，为了便于较少地遮挡本公开内容的这些多个实施方案的视图，通常不描绘出在商业上可行的实施方案中有用的或必需的通用但熟知的元件。
具体实施方式
在下面的描述中阐述了许多具体的细节，以提供对本发明的透彻理解。然而，本领域的普通技术人员应明了，不需要采用具体细节来实践本发明。在其它实例中，为了避免模糊本发明，没有详细描述公知的材料或方法。
贯穿本说明书引用的“一个实施方案”、“一实施方案”、“一个实施例”或“一实施例”意味着结合该实施方案或实施例描述的具体特征、结构或特性包括在本发明的至少一个实施方案中。因此，在贯穿本说明书的多个位置出现的短语“在一个实施方案中”、“在一实施方案中”、“一个实施例”或“一实施例”未必全部指的是相同的实施方案或实施例。此外，所述具体特征、结构或特性可以以任何合适的组合和/或子组合被组合在一个或多个实施方案或实施例中。
本公开内容的高压场效应晶体管(HVFET)可以制造在衬底(例如，掺杂的硅衬底)上。一般而言，可以在衬底的表面上执行用来形成HVFET的处理操作。例如，可以在衬底的表面上执行用来制造HVFET的掺杂操作、图案化操作和分层操作。
HVFET包括形成在衬底中的漏极区域(例如，图1的漏极区域104)、源极区域(例如，图1的源极区域108)和主体区域(例如，图1的主体区域106)。漏极区域和源极区域可以通过主体区域彼此分开。漏极区域可以包括一个形成在衬底中的掺杂区域(例如，n阱)。主体区域可以包括一个形成在衬底中的邻近漏极区域的掺杂区域(例如，p阱)。源极区域可以是形成在主体区域内的掺杂区域(例如，P+掺杂区域和N+掺杂区域)使得主体区域的一部分被设置在源极区域和漏极区域之间。
多种不同的层可以形成在衬底的表面上方。栅极氧化物层和栅极电极可以形成在主体区域的设置在源极区域和漏极区域之间的部分的顶部上方。主体区域的在栅极电极和栅极氧化物下面的部分可以形成HVFET的沟道区域。还可以形成源极电极和漏极电极以为源极区域和漏极区域提供接触。
本公开内容的HVFET还可以包括形成在漏极区域上方的薄氧化物层。该薄氧化物层可以在制造漏极区域中包括的特征(例如，注入层110)期间存在。该薄氧化物层还可以存在于最终的HVFET中，如图1中例示的。下文描述漏极区域的结构和制造。
HVFET的漏极区域包括多个注入层(例如，图1的注入层110-1、注入层110-2、注入层110-3)。如本文中描述的，注入层可以是漏极区域的n阱内的p-掺杂区域。每个注入层均可以具有一个近似平行于衬底表面的平面几何结构。因此，注入层可以彼此近似平行。注入层可以形成在漏极区域内的不同深度处，使得注入层彼此上下堆叠。注入的p型层可以通过漏极区域的n型区域彼此分开。
所述三个注入层可以被称为顶部注入层、中间注入层和底部注入层。在一些实施例中，顶部注入层可以形成在衬底的表面处(例如，见图1)。在其他实施例中(例如，见图8),顶部注入层可以形成在衬底的表面下方一定距离处，使得漏极区域的一个n-型部分设置在顶部注入层和衬底的表面之间。中间注入层可以形成在顶部注入层的下面并且通过n阱的一个区域与顶部注入层分开。底部注入层可以形成在中间注入层的下面并且通过n阱的一个区域与中间注入层分开。
可以使用离子注入操作将所述三个注入层注入在漏极区域中。一般而言，离子注入操作可以包含在衬底处发射选定能量的离子束以注入所述注入层中的一个。如下文描述的(例如，参考图5)，可以穿过形成在衬底的表面上的薄氧化物层注入所述三个注入层。穿过薄氧化物层的注入可以有助于产生具有高斯分布掺杂轮廓的注入层。在一些实施例中，在离子注入操作期间可以使衬底倾斜使得离子束不垂直地撞击在薄氧化物层上。例如，衬底可以倾斜使得离子束以偏离垂线近似3度-10度的角度撞击在薄氧化物层上。在衬底倾斜的同时注入还可以有助于产生具有高斯分布掺杂轮廓的注入层。
在随后的处理操作期间，漏极区域的顶部上方的薄氧化物层可以留在漏极区域上方。例如，在随后处理操作期间，可以在薄氧化物层的顶部上建立附加层(例如，绝缘体和电极)。在一些实施例中，在最后的HVFET器件中可以存在薄氧化物层，如图1和图8中例示的。
现在参考图1-图8描述示例HVFET以及所述示例HVFET的制造。图1和图8示出示例HVFET。图2示出用于制造HVFET的一种示例方法。图3-图7示出如图2的方法中描述的制造HVFET的各个阶段。
图1是本公开内容的HVFET100的横截面侧视图。HVFET100可以用在多种不同的电子应用中。例如，HVFET100可以用作开关模式电源电路中的功率开关。在一个实施例中，HVFET100可以用于具有额定电压700伏、额定电流5安培和1欧姆的RDSON的应用。
HVFET100包括p型半导体衬底102。例如，p型半导体衬底102可以是p掺杂硅晶圆。p型半导体衬底102下文可以被称为“衬底102。衬底102包括漏极区域104、主体区域106和源极区域108。源极区域108可以指P+区域108-1和N+区域108-2的组合。主体区域106的一部分位于漏极区域104和源极区域108之间。
漏极区域104形成在衬底102内。例如，漏极区域104可以是形成在衬底102内的n阱。漏极区域104包括三个注入层110-1、110-2和110-3(统称为“注入层110-)。漏极区域104还可以包括漏极接触区域112。漏极接触区域112可以是漏极区域104内的重n掺杂(N+)区域。漏极接触区域112可以被漏极电极114接触。漏极电极114可以充当HVFET100的漏极端子，该漏极端子可以连接到HVFET100外部的电路系统。在一些实施例中，漏极电极114可以是金属电极。
主体区域106形成在衬底102内邻近漏极区域104。例如，主体区域106可以是形成在衬底102中邻近漏极区域104的掺杂区域(例如，p阱)。在一些实施例中，主体区域106可以邻接漏极区域104(例如，与该漏极区域104交界)。
源极区域108可以包括在主体区域106内的一个或多个掺杂区域。例如，源极区域108可以包括形成在主体区域106内的重p掺杂(P+)区域108-1和重n掺杂(N+)区域108-2。源极区域108通过主体区域106与漏极区域104分开。例如，源极区域108形成在主体区域106内使得主体区域106的一部分设置在源极区域108和漏极区域104之间。主体区域106的设置在源极区域108和漏极区域104之间的部分可以包括HVFET100的“沟道区域”的一部分。源极区域108可以被源极电极116接触。源极电极116可以充当HVFET100的源极端子，该源极端子可以连接到HVFET100外部的电路系统。在一些实施例中，源极电极116可以是金属电极。
如上文所描述的，漏极区域104可以包括三个注入层110。虽然本文中例示了和描述了三个注入层100，但是可以预期，根据本公开内容的技术，形成在漏极区域104内可以附加注入层。注入层110-1本文中可以被称为“顶部注入层110-1”。注入层110-2本文中可以被称为“中间注入层110-2”。注入层110-3本文中可以被称为“底部注入层110-3”。
注入层110可以是漏极区域104内的p掺杂区域(例如，使用硼)。可以使用本文中描述的离子注入操作将注入层110注入在漏极区域104内。注入层110中的每一个均可以具有在漏极区域104内近似平行于表面118延伸的近似平面几何结构。因此，注入层110可以被形象化为漏极区域104内的与表面118近似平行且彼此平行的p掺杂层。
注入层110可以形成在漏极区域104内的不同深度处，使得注入层110彼此上下堆叠。注入层110可以通过n阱的未通过离子注入操作进行p掺杂的区域彼此分开。换句话说，注入层110可以形成在漏极区域104中使得注入层110通过漏极区域104的n掺杂区域120-1、120-2分开。
顶部注入层110-1可以通过n掺杂区域120-1与中间注入层110-2分开。换言之，n掺杂区域120-1可以设置在顶部注入层110-1和中间注入层110-2之间并且可以沿着顶部注入层110-1的长度和中间注入层110-2的长度延伸。中间注入层110-2可以通过n掺杂区域120-2与底部注入层110-3分开。换句话说，n掺杂区域120-2可以设置在中间注入层110-2和底部注入层110-3之间并且可以沿着中间注入层110-2的长度和底部注入层110-3的长度延伸。
在图1的HVFET100中，顶部注入层110-1可以形成在表面118处。在其他实施例中，例如，对于图8，顶部注入层810-1可以形成在衬底102的表面118下方使得n掺杂区域820-1设置在顶部注入层810-1和表面118之间。
注入层110可以在平行于表面118的方向上延伸。如本文中例示的，在一些实施例中，注入层110可以从漏极区域104的靠近漏极接触区域112的部分延伸到漏极区域104的靠近主体区域106的部分。然而，如图1中例示的，在一些实施例中，注入层110可以不接触漏极接触区域112和主体区域106。相反，在这些实施例中，漏极区域104的n掺杂区域可以将注入层110与漏极接触区域112分开。类似地，漏极区域104的n掺杂区域可以将注入层110与主体区域106分开。换言之，注入层110的靠近漏极接触区域112的边缘通过漏极区域104的n掺杂区域与漏极接触区域112分开。类似地，注入层110的靠近主体区域106的边缘通过漏极区域104的n掺杂区域与主体区域106分开。
在图1的示例HVFET100中，中间注入层110-2和底部注入层110-3可以被漏极区域104的n掺杂区域围绕。除了顶部注入层110-1在表面118处的一侧之外，顶部注入层110-1的其他侧被漏极区域104的n掺杂区域围绕。顶部注入层110-1在表面118处的一侧可以邻接薄氧化物层112。在图8的示例HVFET800中，注入层810中的每一个均可以被漏极区域104的n掺杂区域围绕。
HVFET100包括薄氧化物层122、栅极氧化物层124和厚氧化物层126。薄氧化物层122可以形成在表面118上在注入层110的顶部上方。例如，薄氧化物层122可以完全覆盖表面118的在注入层110的顶部上方的部分。如下文中描述的，可以在注入层110的注入之前在表面118上形成薄氧化物层122。在形成薄氧化物层122之后，可以在离子注入操作期间穿过薄氧化物层122将注入层110注入在漏极区域104中。
栅极氧化物层124可以形成在表面118上在主体区域106的顶部上方。例如，栅极氧化物层124可以覆盖主体区域106的位于漏极区域104和源极区域108之间的部分。如图1中例示的，栅极氧化物层124可以形成为邻近薄氧化物层122，使得栅极氧化物层124和薄氧化物层122形成覆盖表面118的连续氧化物层。
栅极电极128可以形成在栅极氧化物层124的顶部上在主体区域106的顶部上方。主体区域106和漏极区域104的在栅极氧化物层124和栅极电极128下面的部分可以形成HVFET100的一个沟道区域。因此，在一些实施例中，HVFET100的沟道区域可以从注入层110的边缘延伸到源极区域108。栅极电极128可以充当HVFET100的栅极端子，该栅极端子可以连接到HVFET100外部的电路系统。在一些实施例中，栅极电极128可以是重掺杂多晶硅材料。调制施加在栅极电极128处的栅极电压可以调制主体区域106的在栅极电极128和栅极氧化物层124下面的部分(例如，沟道区域)的传导率。
在通过离子注入操作形成注入层110之后，可以在薄氧化物层122的顶部上方形成厚氧化物层126。厚氧化物层126的一个边缘可以邻近栅极氧化物层124的一个边缘。例如，在栅极氧化物层124的一个边缘和厚氧化物层126的一个边缘之间可以存在一个界面。
如上文所描述的，栅极电极128形成在栅极氧化物层124的顶部上方。在一些实施例中，如图1中例示的，栅极电极128可以是形成在栅极氧化物层124和厚氧化物层126的一部分上方的连续层。例如，栅极电极128可以遵照栅极氧化物层124和厚氧化物层126之间的界面，使得连续的栅极电极128沉积在栅极氧化物层124的顶部上以及沉积在厚氧化物层126的一部分的顶部上。如图1中例示的，栅极电极128可以形成在厚氧化物层126的顶部上在注入层110的靠近主体区域106的边缘的顶部上方。在一些实施例中，漏极多晶硅延伸部130可以沉积在厚氧化物层126的顶部上在注入层110的靠近漏极接触区域112的边缘的顶部上方。漏极多晶硅延伸部130和栅极电极128的在注入层110的顶部上方的部分可以改变在下方漏极区域104内的峰值场。
HVFET100可以包括夹层电介质132，该夹层电介质形成在栅极氧化物层124、栅极电极128和厚氧化物层126的顶部上方。夹层电介质132可以是用于防止电极(例如，114、116、128)彼此接触的绝缘材料。
HVFET100的结构和运行中的一些被概述如下。漏极区域104和源极区域108通过主体区域106分开。漏极区域104包括可以与漏极电极114接触的漏极接触区域112。主体区域106包括可以与源极电极116接触的源极区域108。主体区域106的一部分和漏极区域104的一部分位于源极区域108和漏极接触区域112之间。换言之，漏极接触区域112和源极区域108可以位于HVFET100的分开的端部上，使得主体区域106的一些部分和包括注入层110的漏极区域104的一些部分位于漏极接触区域112和源极区域108之间。在运行期间，当HVFET100由栅极电压设定成导通状态时，响应于漏极到源极电压的施加，电流可以在漏极接触区域112和源极区域108之间(例如，在注入层110之间)流动。
下文中描述了HVFET100的制造。参考图2描述用于制造HVFET100的方法200。在图3-图7中例示处于多个不同阶段的HVFET100的制造。现在参考图3-图7描述用于制造HVFET100的方法200。
图2示出了用于制造HVFET100的方法200。如本文中例示和描述的，HVFET100可以制造在p型半导体衬底102(例如，p掺杂硅晶圆)上。在一个实施例中，可以使用轻p掺杂(5×1013cm-3至5×1014cm-3)的硅晶圆。
参考图3，衬底102可以具有表面118，在该表面上执行处理操作以制造HVFET100。例如，如下文中描述的，可以在表面118上执行用于制造HVFET100的掺杂操作、图案化操作和分层操作。
最初，在块202中，可以在衬底102中形成漏极区域104，在块204中，可以在衬底102中形成主体区域106。漏极区域104可以是形成在衬底102的一部分中的n阱。主体区域106可以是形成在衬底102的邻近漏极区域104的一部分中的p阱。
漏极区域104和主体区域106可以是从表面118延伸到衬底102中的掺杂区域。在一些实施例中，漏极区域104可以具有近似5-10μm的深度和近似20-150μm的长度。在一些实施例中，主体区域106可以具有近似1-8μm的深度。
现在参考图4，在块206中，可以在表面118上形成薄氧化物层122。如例示的，可以在主体区域106和漏极区域104二者上方形成薄氧化物层122。可以使用热氧化处理生长薄氧化物层122。在一些实施例中，薄氧化物层122可以具有近似20nm-500nm的厚度。
现在参考图5，在块208中，可以在薄氧化物层122的顶部上方形成掩蔽层134。掩蔽层134可以在薄氧化物层122的在漏极区域104之上的一部分的顶部上方限定一个开口136。随后可以通过开口136执行离子注入操作。在一些实施例中，掩蔽层134可以是光刻胶层。掩蔽层134可以具有足够的厚度以防止离子穿透到衬底102的被掩蔽层134掩蔽的部分中。
然后在块210-块214中，可以穿过薄氧化物层122执行多个离子注入操作以形成注入层110。所述多个离子注入操作由撞击在薄氧化物层122上的箭头138表示。例如，箭头138可以表示撞击在薄氧化物层122上的离子束。箭头138的角度可以表示离子束相对于薄氧化物层122的角度。可以通过使衬底102相对于离子束倾斜来控制离子束撞击在薄氧化物层122上的角度。虽然在离子注入操作期间可以使衬底102倾斜以使得离子束以除90度(例如，垂直于薄氧化物层122)之外的角度撞击在薄氧化物层122上，但是在一些实施例中，可以使衬底102倾斜以使得离子束以90度角度撞击在薄氧化物层122上。在图5中箭头138被例示为以偏离垂线近似5度的角度撞击在薄氧化物层122上。
单个离子注入操作可以用来注入注入层110中的单个层。因此，可以使用三个分立的离子注入操作来注入三个分立的注入层110。多个不同的参数(例如，注入角度和注入能量)可以用于三个离子注入操作中的每一个。下文描述用于三个注入操作的示例参数。
在块210中，可以穿过薄氧化物层122执行第一离子注入操作以注入底部注入层110-3。在一些实施例中，在使衬底102倾斜的同时执行第一离子注入操作，以使得离子束以除90度(即，除了垂直的位置)之外的角度撞击在薄氧化物层122上。例如，可以使衬底102倾斜以使得离子束以偏离垂线近似3度-10度的角度撞击在薄氧化物层122上。在一些实施例中，可以使用近似2MeV-5MeV的离子注入能量执行第一离子注入操作。如上文所描述的，在使衬底102倾斜的同时穿过薄氧化物层122执行离子注入可以导致底部注入层110-3具有近似高斯分布掺杂轮廓。
底部注入层110-3可以注入在衬底102(即，漏极区域104)中在表面118以下近似2-5μm处。底部注入层110-3的厚度可以是近似0.5-2μm。在一些实施例中，底部注入层110-3和中间注入层110-2之间的距离(即，n掺杂区域120-2)可以是近似0.5-3μm。
在块212中，可以穿过薄氧化物层122执行第二离子注入操作以注入中间注入层110-2。在一些实施例中，在使衬底102倾斜的同时执行第二离子注入操作，使得离子束以除90度(即，除了垂直的位置)之外的角度撞击在薄氧化物层122上。例如，可以使衬底102倾斜以使得离子束以偏离垂线近似3度-10度的角度撞击在薄氧化物层122上。在一些实施例中，可以使用近似0.5-3MeV的离子注入能量执行第二离子注入操作。如上文所描述的，在使衬底102倾斜的同时穿过薄氧化物层122执行离子注入可以导致中间注入层110-2具有近似高斯分布掺杂轮廓。
中间注入层110-2可以注入在衬底102(即，漏极区域104)中在表面118以下近似0.5-3μm处。中间注入层110-2的厚度可以是近似0.3-1.5μm。在一些实施例中，中间注入层110-2和顶部注入层110-1之间的距离(即，n掺杂区域120-1)可以是近似0.5-3μm。
在块214中，可以穿过薄氧化物层122执行第三离子注入操作以注入顶部注入层110-1。在一些实施例中，在使衬底102倾斜的同时执行第三离子注入操作，使得离子束以除90度(即，除了垂直的位置)之外的角度撞击在薄氧化物层122上。例如，可以使衬底102倾斜以使得离子束以偏离垂线近似3度-10度的角度撞击在薄氧化物层122上。在一些实施例中，可以使用近似50-500keV的离子注入能量执行第三离子注入操作。如上文所描述的，在使衬底102倾斜的同时穿过薄氧化物层122执行离子注入可以导致顶部注入层110-1具有近似高斯分布掺杂轮廓。顶部注入层110-1的厚度可以是近似0.1-1μm。因此，顶部注入层110-1可以从表面118向下延伸到衬底102中(即，到漏极区域104中)近似0.1-1μm。
现在参考图6，可以将掩蔽层134从薄氧化物层122移除。随后，在块216中，可以在薄氧化物层122的顶部上方形成厚氧化物层126。在一些实施例中，可以使用低温氧化物形成工艺(诸如，化学气相沉积)形成厚氧化物层126。使用低温工艺程可以防止注入层110的扩散。在一些实施例中，厚氧化物层126可以具有近似0.1-2μm的厚度。
现在参考图7，在块218中，厚氧化物层126和薄氧化物层122可以被蚀刻以暴露表面118的区域140-1、140-2。暴露的区域140-1可以在主体区域106的顶部上方。暴露的区域140-2可以在漏极区域104的顶部上方。现在关于图1描述HVFET100的附加特征的制造。
返回参考图1，在块224中，可以制造源极区域108和漏极接触区域112。可以使用两个掺杂操作形成源极区域108。例如，可以通过使用p掺杂工艺形成P+区域108-1，通过使用n掺杂工艺形成N+区域108-2。可以使用N+掺杂工艺形成漏极接触区域112。
在块220中，可以在主体区域106上方形成栅极氧化物层124。可以使用热氧化工艺形成栅极氧化物层124。在一些实施例中，栅极氧化物层124可以具有近似10nm-100nm的厚度。
在块222中，可以使用低压化学气相沉积(LPCVD)工艺形成栅极电极128和漏极多晶硅延伸部130。在一些实施例中，栅极电极128和漏极多晶硅延伸部130可以包括掺杂多晶硅。栅极电极128可以具有近似0.1-1μm的厚度。漏极多晶硅延伸部130可以具有近似0.1-1μm的厚度。
然后在块226中，可以使用是低温工艺的化学气相沉积(CVD)工艺形成夹层电介质132。在一些实施例中，夹层电介质132可以具有近似0.3-2μm的厚度。在块228中，可以形成漏极电极114和源极电极116。在一些实施例中，漏极电极114和源极电极116可以是金属电极。
虽然上文已经详细描述了一些实施例，但是其他变型是可能的。例如，图2中描绘的流程图不需要示出的特定顺序或相继顺序来实现期望的结果。在所描述的流程图中可以提供或消除其他步骤。例如，可以以与关于图2描述的不同的顺序制造衬底102的多个区域(例如，104、106、108、110、112)和HVFET100的多个层(例如，114、116、122、124、126、128、130、132)。此外，可以预期，可以向衬底102添加区域和/或层，或者可以从衬底102移除区域和/或层，以形成HVFET。其他实施方案可以在权利要求的范围之内。
图8示出包括注入层810-1、810-2、810-3(统称为“注入层810”)的替代HVFET800。替代地，HVFET800与HVFET100的不同之处在于：与注入层110相比注入层810注入在漏极区域104内的不同深度处。例如，顶部注入层810-1可以被注入成远离表面118一定距离，使得在注入层810-1和表面118之间存在n掺杂区域820-1。
注入层810可以是漏极区域104内的p掺杂区域(例如，使用硼)。可以使用如上文关于注入层110的离子注入描述的离子注入操作将注入层810注入在漏极区域104内。注入层810中的每一个均可以具有在漏极区域104内近似平行于表面118延伸的近似平面的几何结构。
注入层810可以形成在漏极区域104内的不同深度处，使得注入层810彼此上下堆叠。注入层810可以通过n阱的未通过离子注入操作进行p掺杂的区域彼此分开。换句话说，注入层810可以形成在漏极区域104中，使得注入层810通过漏极区域104的n掺杂区域820-2、820-3分开。在HVFET800中，注入层810中的每一个被漏极区域104的n掺杂材料所围绕。
对本发明的所例示的实施例的以上描述，包括摘要中描述的内容，并不旨在穷举或限制所公开的确切形式。尽管出于例示目的在本文中描述了本发明的特定实施方案和实施例，但是在不偏离本发明的较宽泛的精神和范围的前提下，多种等同改型是可能的。实际上，应理解，特定的示例尺寸、电压、电流等被提供是出于解释目的，且根据本公开内容的教导，在其它实施方案和实施例中也可以使用其他值。

Claims (25)

1.一种用于制造高压场效应晶体管的方法，该方法包括：
在半导体衬底中形成一个主体区域；
在该半导体衬底中形成一个源极区域；以及
在该半导体衬底中形成一个漏极区域，该漏极区域可以包括一个掺杂n阱区域并且通过该主体区域与该源极区域分开，其中形成该漏极区域包括：
在该半导体衬底的在该漏极区域上方的表面上形成一个氧化物层；以及
在使该半导体衬底倾斜的同时穿过该氧化物层执行多个离子注入操作，使得离子束以一个偏离垂线的角度撞击在该氧化物层上，其中所述多个离子注入操作在该漏极区域内形成相应的多个分立的注入层，并且其中所述注入层中的每一个形成在该漏极区域内的不同深度处。
2.根据权利要求1所述的方法，其中该氧化物层具有20纳米-500纳米的厚度。
3.根据任一前述权利要求所述的方法，其中使该半导体衬底倾斜包括使该半导体衬底倾斜以使得离子束以偏离垂线3度-10度的角度撞击在该氧化物层上。
4.根据任一前述权利要求所述的方法，其中该氧化物层是第一氧化物层，其中形成该第一氧化物层包括使用热氧化工艺形成该第一氧化物层，并且其中该方法还包括使用低温氧化物沉积工艺在该第一氧化物层的顶部上沉积第二氧化物层。
5.根据任一前述权利要求所述的方法，其中该氧化物层是第一氧化物层，其中该方法还包括在该第一氧化物层的顶部上形成第二氧化物层，其中该第一氧化物层具有20纳米-500纳米的厚度，且其中该第二氧化物层具有0.1微米-2微米的厚度。
6.根据权利要求5所述的方法，还包括：
执行蚀刻处理以暴露该半导体衬底的在该主体区域的顶部上方的表面；
在该主体区域的顶部上方形成一个栅极氧化物层，其中该栅极氧化物层邻接该第一氧化物层和该第二氧化物层；以及
在该栅极氧化物层的顶部以及该第二氧化物层的一部分上方形成一个栅极电极，其中该栅极电极的在该第二氧化物层的所述一部分上方的部分位于所述注入层的靠近该主体区域的多个部分的顶部上方。
7.根据任一前述权利要求所述的方法，其中所述多个分立的注入层中的每个注入层具有0.1微米-2微米的厚度。
8.根据任一前述权利要求所述的方法，其中该漏极区域包括一个n型阱，其中执行所述多个离子注入操作包括执行三个离子注入操作以形成三个分立的p型注入层，其中所述p型注入层的第一层形成在该半导体衬底的邻接该氧化物层的表面处，其中所述p型注入层的第二层形成在所述p型注入层的所述第一层的下方，并且其中所述p型注入层的第三层形成在所述p型注入层的所述第二层的下方。
9.根据权利要求8所述的方法，其中所述第一p型注入层和所述第二p型注入层通过n型阱的第一n型区域分开，该第一n型区域具有0.5微米-3微米的厚度，并且其中所述第二p型注入层和所述第三p型注入层通过所述n型阱的第二n型区域分开，该第二n型区域具有0.5微米-3微米的厚度。
10.根据任一前述权利要求所述的方法，其中该漏极区域包括一个n型阱，其中执行所述多个离子注入操作包括执行三个离子注入操作以在所述n型阱内形成三个分立的p型注入层，其中所述p型注入层的第一层埋藏在该衬底的表面下方使得所述n型阱的一个n型区域设置在该氧化物层和所述第一p型注入层之间，其中所述p型注入层的第二层形成在所述p型注入层的第一层的下方，并且其中所述p型注入层的第三层形成在所述p型注入层的所述第二层的下方。
11.根据权利要求10所述的方法，其中所述第一p型注入层通过n型阱的第一n型区域与该氧化物层分开，该第一n型区域具有0.05微米-2微米的厚度，其中所述第一p型注入层和所述第二p型注入层通过该n型阱的第二n型区域分开，该第二n型区域具有0.5微米-3微米的厚度，并且其中所述第二p型注入层和所述第三p型注入层通过该n型阱的第三n型区域分开，该第三n型区域具有0.5微米-3微米的厚度。
12.一种用于制造高压场效应晶体管的方法，该方法包括：
在半导体衬底中形成一个主体区域；
在该半导体衬底中形成一个源极区域；以及
在该半导体衬底中形成一个漏极区域，该漏极区域通过该主体区域与该源极区域分开，其中形成该漏极区域包括：
在该半导体衬底的在该漏极区域上方的表面上形成一个氧化物层；以及
穿过该氧化物层执行三个离子注入操作以在该漏极区域内形成三个分立的注入层，其中所述注入层中的每一个被沉积在该漏极区域内的不同深度处，并且其中所述三个注入层中的第一层位于该半导体的邻接该氧化物层的表面处。
13.根据权利要求12所述的方法，其中执行三个离子注入操作包括使该半导体衬底倾斜以使得离子束以偏离垂线的一个角度撞击在该氧化物层上。
14.根据权利要求12-13中的任一项所述的方法，其中该氧化物层是第一氧化物层，其中该方法还包括在该第一氧化物层的顶部上形成第二氧化物层，其中该第一氧化物层具有20纳米-500纳米的厚度，且其中该第二氧化物层具有0.1微米-2微米的厚度。
15.根据权利要求14所述的方法，还包括：
执行蚀刻处理以暴露该半导体衬底的在该主体区域的顶部上方的表面；
在该主体区域的顶部上方形成一个栅极氧化物层，其中该栅极氧化物层邻接该第一氧化物层和该第二氧化物层；以及
在该栅极氧化物层的顶部上方形成一个栅极电极。
16.根据权利要求12-15中的任一项所述的方法，其中所述三个注入层中的每一个均具有0.1微米-2微米的厚度。
17.根据权利要求12-16中的任一项所述的方法，其中该漏极区域包括一个n型阱，其中所述三个注入层是p型注入层，其中所述p型注入层的第二层形成在所述p型注入层的第一层的下方，并且其中所述p型注入层的第三层形成在所述p型注入层的第二层的下方。
18.根据权利要求17所述的方法，其中所述第一p型注入层和所述第二p型注入层通过所述n型阱的第一n型区域分开，该第一n型区域具有0.5微米-3微米的厚度，并且其中所述第二p型注入层和所述第三p型注入层通过所述n型阱的第二n型区域分开，该第二n型区域具有0.5微米-3微米的厚度。
19.一种高压场效应晶体管(HVFET)，包括：
一个主体区域，其在一个半导体衬底中；
一个源极区域，其在该半导体衬底中；
一个漏极区域，其在该半导体中，该漏极区域通过该主体区域与该源极区域分开，其中该漏极区域包括三个分立的注入层，其中所述注入层中的每一个处于该漏极区域内的不同深度处，并且其中所述三个注入层的第一层位于该半导体衬底的一个表面处；以及
一个氧化物层，其在该半导体衬底的在该漏极区域上方的表面上并且邻接该漏极区域中的所述第一注入层。
20.根据权利要求19所述的HVFET，其中该氧化物层是第一氧化物层，其中该HVFET还包括在该第一氧化物层的顶部上的第二氧化物层，其中该第一氧化物层具有20纳米-500纳米的厚度，且其中该第二氧化物层具有0.1微米-2微米的厚度。
21.根据权利要求20所述的HVFET，还包括：
一个栅极氧化物层，其在该主体区域的顶部上方的表面的顶部上，其中该栅极氧化物层邻接该第一氧化物层和该第二氧化物层；以及
一个栅极电极，其在该栅极氧化物层的顶部上方。
22.根据权利要求19-21中的任一项所述的HVFET，其中所述三个注入层中的每一个均具有0.1微米-2微米的厚度。
23.根据权利要求19-22中的任一项所述的HVFET，其中该漏极区域包括一个n型阱，其中所述三个注入层是p型注入层，其中所述p型注入层的第二层位于所述p型注入层的所述第一层的下方，并且其中所述p型注入层的第三层位于所述p型注入层的所述第二层的下方。
24.根据权利要求23所述的HVFET，其中所述第一p型注入层和所述第二p型注入层通过所述n型阱的第一n型区域分开，该第一n型区域具有0.5微米-3微米的厚度，并且其中所述第二p型注入层和所述第三p型注入层通过所述n型阱的第二n型区域分开，该第二n型区域具有0.5微米-3微米的厚度。
25.一种用于制造高压场效应晶体管的方法，该方法包括：
在半导体衬底中形成一个主体区域；
在该半导体衬底中形成一个源极区域；以及
在该半导体衬底中形成一个漏极区域，该漏极区域通过该主体区域与该源极区域分开，其中形成该漏极区域包括：
在半导体衬底的在该漏极区域上方的表面上形成第一氧化物层，其中该第一氧化物层具有20纳米-500纳米的厚度；以及
穿过该氧化物层执行三个离子注入操作以在该漏极区域内形成三个分立的注入层，其中所述注入层中的每一个被沉积在该漏极区域内的不同深度处，并且其中所述三个分立的注入层中的每一个均具有0.1微米-2微米的厚度；
在该第一氧化物层的顶部上方形成第二氧化物层，其中该第二氧化物层具有0.1微米-2微米的厚度；
在该半导体衬底的在该漏极区域的顶部上方的表面上形成一个栅极氧化物层，其中该栅极氧化物层邻接该第一氧化物层和该第二氧化物层；以及
在该栅极氧化物层的顶部以及该第二氧化物层的一部分上方形成一个栅极电极。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355580B2 (en) * 2019-10-18 2022-06-07 Semiconductor Components Industries, Llc Lateral DMOS device with step-profiled RESURF and drift structures
CN113130632B (zh) * 2019-12-31 2022-08-12 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US7011998B1 (en) * 2004-01-12 2006-03-14 Advanced Micro Devices, Inc. High voltage transistor scaling tilt ion implant method
US20110127607A1 (en) * 2009-12-02 2011-06-02 Fairchild Semiconductor Corporation Stepped-source ldmos architecture
CN102148162A (zh) * 2010-02-08 2011-08-10 台湾积体电路制造股份有限公司 横向扩散金属氧化物半导体晶体管及其制造方法

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638867A (en) 1979-09-07 1981-04-14 Hitachi Ltd Insulated gate type field effect transistor
JPS5712557A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd High dielectric resisting mos transistor
JPS5712558A (en) 1980-06-25 1982-01-22 Sanyo Electric Co Ltd Mos transistor having high withstand voltage
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4462041A (en) 1981-03-20 1984-07-24 Harris Corporation High speed and current gain insulated gate field effect transistors
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
US4626879A (en) 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS6064771A (ja) 1983-09-19 1985-04-13 Daihen Corp 溶接機制御装置
DE3404834A1 (de) 1984-02-08 1985-08-08 Hahn-Meitner-Institut für Kernforschung Berlin GmbH, 1000 Berlin Halbleiter-leistungsbauelement, insbesondere thyristor und gridistor, sowie verfahren zu dessen herstellung
US4618541A (en) 1984-12-21 1986-10-21 Advanced Micro Devices, Inc. Method of forming a silicon nitride film transparent to ultraviolet radiation and resulting article
US4665426A (en) 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
US4764800A (en) 1986-05-07 1988-08-16 Advanced Micro Devices, Inc. Seal structure for an integrated circuit
US4894694A (en) 1986-10-31 1990-01-16 Hewlett-Packard Company MOSFET structure and method for making same
US5010024A (en) 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
US4811075A (en) 1987-04-24 1989-03-07 Power Integrations, Inc. High voltage MOS transistors
US4890146A (en) 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
US4922327A (en) 1987-12-24 1990-05-01 University Of Toronto Innovations Foundation Semiconductor LDMOS device with upper and lower passages
US5025296A (en) 1988-02-29 1991-06-18 Motorola, Inc. Center tapped FET
US5237193A (en) 1988-06-24 1993-08-17 Siliconix Incorporated Lightly doped drain MOSFET with reduced on-resistance
DE68926384T2 (de) 1988-11-29 1996-10-10 Toshiba Kawasaki Kk Lateraler Leitfähigkeitsmodulations-MOSFET
US4950977A (en) * 1988-12-21 1990-08-21 At&T Bell Laboratories Method of measuring mobile ion concentration in semiconductor devices
JPH02214114A (ja) * 1989-02-15 1990-08-27 Mitsubishi Electric Corp 半導体装置の製造方法
US5270226A (en) * 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
JPH038323A (ja) * 1989-06-06 1991-01-16 Nec Corp イオン注入方法およびイオン注入装置
JP2597412B2 (ja) 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
US5040045A (en) 1990-05-17 1991-08-13 U.S. Philips Corporation High voltage MOS transistor having shielded crossover path for a high voltage connection bus
JP2991753B2 (ja) 1990-08-27 1999-12-20 松下電子工業株式会社 半導体装置及びその製造方法
JP2599493B2 (ja) 1990-08-27 1997-04-09 松下電子工業株式会社 半導体装置
JP2609753B2 (ja) * 1990-10-17 1997-05-14 株式会社東芝 半導体装置
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US5146298A (en) 1991-08-16 1992-09-08 Eklund Klas H Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
US5258636A (en) 1991-12-12 1993-11-02 Power Integrations, Inc. Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes
US5270264A (en) 1991-12-20 1993-12-14 Intel Corporation Process for filling submicron spaces with dielectric
JP3435173B2 (ja) 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
JP3076468B2 (ja) 1993-01-26 2000-08-14 松下電子工業株式会社 半導体装置
US5313082A (en) 1993-02-16 1994-05-17 Power Integrations, Inc. High voltage MOS transistor with a low on-resistance
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
US5349225A (en) 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
US5324683A (en) 1993-06-02 1994-06-28 Motorola, Inc. Method of forming a semiconductor structure having an air region
JP3218267B2 (ja) 1994-04-11 2001-10-15 新電元工業株式会社 半導体装置
US5523604A (en) 1994-05-13 1996-06-04 International Rectifier Corporation Amorphous silicon layer for top surface of semiconductor device
CN1040814C (zh) 1994-07-20 1998-11-18 电子科技大学 一种用于半导体器件的表面耐压区
US5494853A (en) 1994-07-25 1996-02-27 United Microelectronics Corporation Method to solve holes in passivation by metal layout
US5521105A (en) 1994-08-12 1996-05-28 United Microelectronics Corporation Method of forming counter-doped island in power MOSFET
US5550405A (en) 1994-12-21 1996-08-27 Advanced Micro Devices, Incorporated Processing techniques for achieving production-worthy, low dielectric, low interconnect resistance and high performance ICS
US5656543A (en) 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5670828A (en) 1995-02-21 1997-09-23 Advanced Micro Devices, Inc. Tunneling technology for reducing intra-conductive layer capacitance
US5659201A (en) 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
KR100188096B1 (ko) 1995-09-14 1999-06-01 김광호 반도체 장치 및 그 제조 방법
DE59707158D1 (de) 1996-02-05 2002-06-06 Infineon Technologies Ag Durch feldeffekt steuerbares halbleiterbauelement
WO1998020562A1 (en) 1996-11-05 1998-05-14 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region and method of making the same
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
KR100228331B1 (ko) 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
JP3393544B2 (ja) 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
US5843817A (en) * 1997-09-19 1998-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Process for integrating stacked capacitor DRAM devices with MOSFET devices used for high performance logic circuits
JP3059423B2 (ja) * 1998-10-19 2000-07-04 松下電子工業株式会社 半導体装置の製造方法
US6174758B1 (en) * 1999-03-03 2001-01-16 Tower Semiconductor Ltd. Semiconductor chip having fieldless array with salicide gates and methods for making same
US6429077B1 (en) * 1999-12-02 2002-08-06 United Microelectronics Corp. Method of forming a lateral diffused metal-oxide semiconductor transistor
US6509220B2 (en) * 2000-11-27 2003-01-21 Power Integrations, Inc. Method of fabricating a high-voltage transistor
US6424007B1 (en) 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6448625B1 (en) * 2001-03-16 2002-09-10 Semiconductor Components Industries Llc High voltage metal oxide device with enhanced well region
US6489224B1 (en) * 2001-05-31 2002-12-03 Sun Microsystems, Inc. Method for engineering the threshold voltage of a device using buried wells
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
JP3546037B2 (ja) * 2001-12-03 2004-07-21 松下電器産業株式会社 半導体装置の製造方法
KR100539247B1 (ko) * 2004-02-04 2005-12-27 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
EP1742250A1 (en) 2005-07-08 2007-01-10 STMicroelectronics S.r.l. Power field effect transistor and manufacturing method thereof
CN101300679B (zh) 2005-11-02 2010-09-01 Nxp股份有限公司 制造半导体器件的方法
KR20100064556A (ko) 2008-12-05 2010-06-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US7011998B1 (en) * 2004-01-12 2006-03-14 Advanced Micro Devices, Inc. High voltage transistor scaling tilt ion implant method
US20110127607A1 (en) * 2009-12-02 2011-06-02 Fairchild Semiconductor Corporation Stepped-source ldmos architecture
CN102148162A (zh) * 2010-02-08 2011-08-10 台湾积体电路制造股份有限公司 横向扩散金属氧化物半导体晶体管及其制造方法

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