KR101531883B1 - 수평형 디모스 트랜지스터 - Google Patents

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Abstract

본 발명은 균일한 문턱전압을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것으로,
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 소자분리막에 의해 액티브 영역과 소자분리영역이 정의된 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 전면에 하드마스크용 폴리실리콘을 형성하고 임플란트가 될 영역을 식각하는 단계와, 상기 하드마스크용 폴리실리콘을 마스크로 이용한 이온주입 공정을 통해 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 바디 영역을 형성하는 단계와, 상기 하드마스크용 폴리실리콘을 마스크로 이용한 이온주입 공정을 통해 제 2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 바디 영역 내에 제 2 도전형 채널 영역을 형성하는 단계와, 상기 하드마스크용 폴리실리콘을 제거하고 그 위치에 게이트 전극용 폴리실리콘을 형성하고 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 소자분리막을 이온 주입 마스크로 이용하여 노출된 상기 제 1 도전형 바디 영역 및 반도체 기판 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
하드마스크용 폴리실리콘, 수평형 디모스 트랜지스터

Description

수평형 디모스 트랜지스터{Lateral Double Diffused Metal Oxide Semiconductor}
본 발명은 반도체 소자에 관한 것으로, 특히, 균일한 문턱전압을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다. 시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1개 칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.
파워 IC 기술은 종래의 불연속 파워트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS) 소자가 구현된다.
하지만, 일반적인 LDMOS에 있어서, P형 바디영역 형성을 위해 사용되는 포토레지스트는 높은 이온 주입시 프로파일의 변화를 초래한다. 즉, 도 1이 도시된 바와 같이, P형 바디영역 형성을 위한 이온 주입 공정 이후로 포토레지스트 포로파일이 변화하게 되고 좌우 포토레지스트 프로파일의 분균형은 채널 길이의 불균형을 가져와 트랜지스터 특성을 저하시키는 문제점이 발생한다. 이와 같은 좌우 채널 길이의 불균형으로 인해 채널이 짧은 쪽으로의 턴온(Turn-on)이 반대쪽보다 빠르게 일어나며, 이는 정상적인 문턱전압이 아닌 더 낮은 문턱전압을 가진다는 의미로 문턱전압이 일정하지 않고 불균형해지는 문제점을 발생시킨다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 균일한 문턱전압을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터를 제공하는 데 그 목적이 있다.
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 소자분리막에 의해 액티브 영역과 소자분리영역이 정의된 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 전면에 하드마스크용 폴리실리콘을 형성하고 임플란트가 될 영역을 식각하는 단계와, 상기 하드마스크용 폴리실리콘을 마스크로 이용한 이온주입 공정을 통해 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 바디 영역을 형성하는 단계와, 상기 하드마스크용 폴리실리콘을 마스크로 이용한 이온주입 공정을 통해 제 2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 바디 영역 내에 제 2 도전형 채널 영역을 형성하는 단계와, 상기 하드마스크용 폴리실리콘을 제거하고 그 위치에 게이트 전극용 폴리실리콘을 형성하고 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 소자분리막을 이온 주입 마스크로 이용하여 노출된 상기 제 1 도전형 바디 영역 및 반도체 기판 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터의 제 조방법은 임플란트로 인해 프로파일이 변하기 쉬운 포토레지스트 대신에 하드마스크용 폴리실리콘을 사용하여 셀프 얼라인으로 P형 바디영역과 N형 채널 영역을 형성시켰을 뿐만 아니라 P형 바디 영역과 N형 채널 영역 위에 놓이는 게이트 전극까지 셀프 얼라인으로 형성되므로 게이트 전극 아래에 디퓨전(diffusion)되는 N형 채널 영역과 P형 바디영역의 정도가 양쪽 게이트 전극 아래에 동일하게 위치한다. 이로 인해, LDMOS의 안정적인 문턴전압을 기대할 수 있을 뿐 아니라 소스 저항까지도 좌우 모두 균일하게 만들 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 수평형 디모스 트랜지스터의 제조방법에 관하여 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 단결정 실리콘층으로 이루어지며 액티브 영역과 소자분리영역으로 정의된 반도체 기판(10)의 소자분리영역에 패드 산화막 패턴(미도시)과 패드 질화막(미도시)를 이용하여 트렌치를 형성한 후, 트렌치가 매립되도록 반도체 기판(10)의 전면에 매립 절연막을 형성하고 화학적 기계적 연마 공정(CMP)를 통해 평탄화시켜 반도체 기판(10)의 액티브 영역과 소자분리영역을 정의하는 소자분리막(Shallow Trench Isolation:STI)(12)을 형성한다. 이어서, 소자분리막(12)을 포함한 반도체 기판(10) 전면에 후속 공정에서 형성될 게이트 전극과 반도체 기판(10) 사이에 위치하게 될 게이트 산화막(14)을 형성한다.
다음으로, 게이트 산화막(14)을 포함한 반도체 기판(10) 전면에 하드마스크용 폴리실리콘(16)을 형성한 후, 패터닝을 통해 임플란트(implant)가 될 영역을 식각한다. 여기서 폴리실리콘(16)은 후속공정에서의 P형 바디영역과 N형 채널 영역을 형성하기 위한 마스크로 이용되며, 하드한 물질인 폴리실리콘을 포토레지스트 대신 사용하기 때문에 임플란트 진행시에도 프로파일에 변화가 없다. 또한, 폴리실리콘(16)은 단순한 하드마스크 역할을 하며, 게이트 전극을 위한 폴리실리콘은 이후 공정에서 생성된다.
이후, 도 2b에 도시된 바와 같이, 하드마스크용 폴리실리콘(16)을 이온주입 마스크로 이용하여 P형 불순물 이온을 소정의 도즈량으로 주입한 후 일정 온도 및 시간 동안 불순물 확산공정을 형성하여 P형 바디영역(18)을 형성한다. 이어서, P형 바디영역(18)과 동일하게 하드마스크용 폴리실리콘(16)을 마스크로 N형 불순물 이온을 주입하여 P형 바디영역(18) 내 표면에 N형 채널 영역(20)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물 전면에 산화막(22)을 형성하여 하드마스크용 폴리실리콘(16) 사이의 공간을 산화막(22)으로 갭필한다. 그리고, 화학적 기계적 연마 공정(CMP)를 통해 하드마스크용 폴리실리콘(16)이 노출될때까지 평탄화시킨다.
이후, 도 2d에 도시된 바와 같이, 상기 결과물 전면에 건식 식각을 실시하여 하드마스크용 폴리실리콘(16)만을 제거한다. 이때, 산화막(22)과의 식각선택비(Selectivity) 차이 때문에 산화막(22)은 제거되지 않는다.
그라고나서, 도 2e에 도시된 바와 같이, 산화막(22)을 포함한 반도체 기판(10) 전면에 게이트 전극 형성 물질을 증착한 후, 산화막(22)이 노출될때까지 CMP 공정을 통해 평탄화시켜 게이트 산화막(14) 상에 게이트 전극 형성 물질(24a)이 남도록 한다. 이때, 제거된 하드마스크용 폴리실리콘(16)과 동일한 위치에 게이트 전극 형성 물질(24a)가 놓이게 되기 때문에 게이트 전극 형성 물질(24a) 아래에 위치하는 웰(Well)들의 길이가 도면에 도시된 화살표(A,B)와 같이 모두 동일하게 유지된다.
이어서, 도 2f에 도시된 바와 같이, 게이트 전극 형성 물질(24a) 사이에 남아있는 산화막(22)만을 불산을 이용한 습식식각을 통해 제거한다. 이때, 게이트 전 극 형성 물질(24a)은 식각선택비 차이로 인해 그대로 유지하게 된다. 이후, 게이트 전극 형성 물질(24a)을 패터닝하여 게이트 전극(24)을 형성한다. 이때 게이트 전극(24)의 일단은 P형 바디영역(18)의 표면상으로 연장되며, 타단은 소자분리막(12) 위로 연장되도록 패터닝된다.
이후, 도 2g에 도시된 바와 같이, 게이트 전극(24) 및 소자분리막(12)을 이온 주입 마스크로 이용하여 노출된 P형 바디영역(18) 및 반도체 기판(10) 상에 N형 불순물 이온을 주입하여 소오스 영역(26) 및 드레인 영역(28)을 소정의 깊이로 형성한다. 이때, 소오스 영역(26)에 인접하여 P형 불순물 이온이 주입되어 이루어진 소오스 콘택 영역(30)이 추가적으로 형성된다.
따라서, 본 발명은 임플란트로 인해 프로파일이 변하기 쉬운 포토레지스트 대신에 하드마스크용 폴리실리콘을 사용하여 셀프 얼라인으로 P형 바디영역과 N형 채널 영역을 형성시켰을 뿐만 아니라 P형 바디 영역과 N형 채널 영역 위에 놓이는 게이트 전극까지 셀프 얼라인으로 형성되므로 게이트 전극 아래에 디퓨전(diffusion)되는 N형 채널 영역과 P형 바디영역의 정도가 양쪽 게이트 전극 아래에 동일하게 위치한다. 이로 인해, LDMOS의 안정적인 문턴전압을 기대할 수 있을 뿐 아니라 소스 저항까지도 좌우 모두 균일하게 만들 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 수평형 디모스 트랜지스터에서 포토레지스트의 프로파일 변화를 나타낸 SEM 이미지.
도 2a 내지 2g는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 12: 소자분리막
14: 게이트 산화막 16: 하드마스크용 폴리실리콘
18: P형 바디 영역 20: N형 채널 영역
22: 산화막 24a: 게이트 전극 형성 물질
24: 게이트 전극 26: 소오스 영역
28: 드레인 영역 30: 소오스 콘택 영역

Claims (8)

  1. 소자분리막에 의해 액티브 영역과 소자분리영역이 정의된 반도체 기판 상에 게이트 산화막을 형성하는 단계와,
    상기 반도체 기판 전면에 하드마스크용 폴리실리콘을 형성하고 임플란트가 될 영역을 식각하는 단계와,
    상기 하드마스크용 폴리실리콘을 마스크로 이용하여, 제 1 도전형 불순물 이온을 주입하여 제 1 도전형 바디 영역을 형성하고 제 2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 바디 영역 내에 제 2 도전형 채널 영역을 형성하는 단계와,
    상기 제1 도전형 바디 영역 및 상기 제2 도전형 채널 영역이 형성되는 반도체 기판 상에 산화막을 형성하는 단계와,
    상기 하드마스크용 폴리실리콘을 제거하는 단계와,
    상기 하드마스크용 폴리실리콘이 제거된 위치에 게이트 전극용 폴리실리콘을 형성하는 단계와,
    상기 산화막을 제거하여 상기 제1 도전형 바디 영역을 노출하는 단계와,
    상기 게이트 전극 및 상기 소자분리막을 이온 주입 마스크로 이용하여 상기 산화막 제거로 인하여 노출된 상기 제 1 도전형 바디 영역 및 반도체 기판 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 도전형 불순물은 P형 불순물이고, 상기 제 2 도전형 불순물은 N형 불순물인 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  3. 제 1항에 있어서,
    상기 산화막을 제거하여 상기 제1 도전형 바디 영역을 노출하는 단계와 상기 소오스 영역 및 드레인 영역을 형성하는 단계 사이에,
    상기 게이트 전극용 폴리실리콘을 패터닝하여 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  4. 제1항에 있어서,
    건식 식각에 의하여 상기 하드마스크용 폴리실리콘을 제거하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    불산을 이용한 습식 식각에 의하여 상기 산화막을 제거하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  6. 제1항에 있어서,
    상기 게이트 전극용 폴리실리콘 아래에 위치하는 상기 제 1 도전형 바디 영역과 상기 제 2 도전형 채널 영역은 양쪽의 길이가 동일한 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 게이트 전극의 일단은 상기 제 1 도전형 바디 영역의 표면상으로 연장되며, 타단은 상기 소자분리막 위로 연장되도록 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 소오스 영역에 인접하여 제 1 도전형 불순물 이온을 주입하여 소오스 콘택 영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
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