KR20070065191A - 반도체 장치의 평가방법, 반도체 장치의 제조 방법, 및 반도체 웨이퍼 - Google Patents

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Abstract

본 발명은 실리콘 기판에 손상을 주지 않고 게이트 아래의 불순물 분포의 정확한 평가를 안정적으로 행할 수 있는 반도체 장치의 평가 방법을 제공하는 것을 과제로 한다.
반도체 장치의 평가 방법은, 반도체 기판 위에 게이트 절연막을 통해 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 반도체 기판에 상기 게이트 전극을 개재(介在)하여 형성된 소스·드레인 전극을 갖는 반도체 장치에 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 상기 게이트 절연막을 제거하지 않고 상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극을 제거한다. 상기 반도체 기판 위에 남는 게이트 절연막의 형상을 관찰함으로써 게이트 가공 형상을 평가한다. 반도체 기판 위에 남는 게이트 절연막을 웨트(wet) 처리에 의해 제거하고 게이트 아래의 불순물 분포를 측정, 평가한다.
실리콘 기판, 소스·드레인 전극, 폴리실리콘 게이트 전극, 게이트 산화막, 메탈 게이트 전극

Description

반도체 장치와 그 제조 방법, 및 반도체 장치의 평가 방법{A SEMICONDUCTOR DEVICE, A MANUFACTURING METHOD THEREOF, AND AN EVALUATION METHOD OF THE SEMICONDUCTOR DEVICE}
도 1은 종래의 문제점을 설명하기 위한 개략도.
도 2는 본 발명의 원리를 설명하기 위한 도면.
도 3은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 1 제조 공정도.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 2 제조 공정도.
도 4b는 도 4a의 (d)에서 게이트 산화막 제거 후에 노출된 실리콘 활성 영역의 불순물 분포 측정 결과의 평면도.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제 3 제조 공정도.
도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제 4 제조 공정도.
도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 평가 방법을 나타낸 플로 차트.
도 8은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 1 제조 공정도.
도 9는 본 발명의 제 2 실시예에 따른 반도체 장치의 제 2 제조 공정도.
도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 제 3 제조 공정도.
도 11은 본 발명의 LDMOS로의 적용예를 나타낸 개략도.
도면의 주요 부분에 대한 부호의 설명
11…실리콘 기판(반도체 기판) 12, 72…소스·드레인 전극
13…채널 15, 75…폴리실리콘 게이트 전극
16…사이드 월 26…더미 콘택트 플러그
34, 54b…더미 게이트 절연막 35…폴리실리콘 더미 게이트 전극
14, 54a, 74…게이트 산화막(게이트 절연막)
55a…메탈 게이트 전극(다마신 게이트 전극)
55b…더미 메탈 게이트 전극
본 발명은 넓게는 반도체 장치와 그 제조 방법에 관한 것으로서, 특히, 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포를 평가하는 방법과 이러한 불순물 분포 평가에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
유비쿼터스 시대의 도래를 향해서, 정보 기기의 소형화, 고성능화, 저소비 전력화의 요구가 이전보다 더욱 높아지고 있다. 서버나 디지털 가전, 휴대 전화 등에 이용되는 LSI는 미세화가 진행되어 게이트 전극의 선폭(線幅)이 40㎚ 미만이 되는 45㎚ 세대 트랜지스터의 개발이 진행되고 있다. 이와 같은 미세 트랜지스터가 다수 이용되는 LSI의 안정 동작은 각 트랜지스터의 성능이 균일할 필요가 있어, 성능의 편차를 억제하는 트랜지스터의 제조 방법이 중요해진다.
트랜지스터의 게이트 전극의 가공 형상의 에칭에 의한 편차가 크면 소자의 동작 특성의 편차도 커진다. 이 때문에, 트랜지스터 성능 편차의 원인을 조사하기 위해 제조 도중에 게이트 전극의 에칭 후의 가공 형상(게이트 LER: Gate Line Edge Roughness)을 전자 현미경으로 평가하는 수법이 널리 이용되고 있다.
그러나, 전자 현미경으로 관찰한 게이트 전극의 가공 형상의 편차가 반드시 트랜지스터 성능의 편차와 같다고는 한정할 수 없다. 즉, 게이트 전극의 가공 형상의 편차가 같은 정도라도 트랜지스터 성능 편차가 다른 경우도 있을 수 있다. 이는, 게이트 전극 아래의 실리콘 활성 영역으로 연장되어 있는 소스·드레인 확산층의 익스텐션 영역과 채널 영역이 접촉하는 경계 부분에서의 불순물 분포의 편차가 흐트러지기 때문이다.
그래서, 게이트 전극을 제거함으로써 활성 영역의 불순물 분포를 주사형 터널 현미경(STM: Scanning Tunneling Microscopy)으로 직접 측정, 평가하는 것이 고려된다.
도 1은 불순물 분포 관찰을 위한 게이트 전극 제거에 종래의 에칭 방법을 적용한 예를 나타낸다. 도 1의 (a) 상태에서는 게이트 산화막(104)을 통해서 형성된 폴리실리콘 게이트 전극(105)의 측벽에 사이드 월(106)이 형성되고, 실리콘 기판(101)에는 채널(103)을 개재하고 소스·드레인 전극(102)이 형성되어 있다. 상술한 바와 같이, 소스·드레인 전극(102)이 게이트 전극(105) 바로 아래의 실리콘 활성 영역에 돌출한 익스텐션 오버랩 디스턴스는 트랜지스터 특성을 예측하는 데에 중요한 파라미터의 하나이며, 이를 얻기 위한 불순물 분포의 측정, 평가가 필요하 다.
이 상태로부터 폴리실리콘 게이트 전극(105)을 제거할 때에, 종래에는 KOH, 플루오르화수소산(hydrofluoric acid)-질산(nitric acid)(HF-HNO3), 유기 알칼리 등에 의한 웨트 에칭으로 폴리실리콘과 게이트 산화막의 에칭 선택비를 취했다. 그러나, 혼합비나 처리 온도의 조정이 곤란하기 때문에 도 1의 (b)에 나타낸 바와 같이 게이트 산화막(104)도 제거되어 활성 영역까지도 에칭되어버리는 일이 많다. 이 결과, 기판 실리콘에 손상부(108)가 생겨, 정확한 불순물 분포를 얻을 수 없게 된다.
한편, 0.13㎛보다 작은 테크놀로지에서는 MOSFET의 게이트 전극의 공핍화(空乏化)에 의한 성능 저하는 심각해서, 금속을 게이트 전극으로 적용하려는 시도가 가속화되고 있다. 이 경우, 종래의 폴리실리콘 게이트와 동일한 수법으로 MOSFET을 작성하는 것은 곤란하다. 그래서, 교환 게이트 또는 다마신 게이트라 불리는 기술이 널리 사용되고 있다. 교환 게이트는 더미 폴리실리콘을 사용해서 소스·드레인의 형성까지 완료시킨 후, 절연막을 피복해서 CMP(Chemical-Mechanical Polishing)법으로 게이트 표면을 노출, 더미 게이트를 선택적으로 제거한 후, 게이트 절연막과 금속 게이트 전극을 다시 제작하는 것이 대표적인 제조 프로세스이다.
이러한 교환 게이트의 제조 프로세스에서도 더미 게이트의 선택 제거 때에 게이트 산화막도 제거되어 채널층에 심각한 손상을 입힌다는 동일한 문제가 발생하고 있다. 상술한 바와 같이, 종래의 웨트 처리로 선택비를 내는 것은 곤란하고, 기판 실리콘에 손상을 입히는 일이 많다. 이를 회피하기 위해서 더미 게이트를 Poly/SiN/SiO2의 3층 구조로 하는 시도도 실시되어 왔지만, 제조 공정 수가 증가한다는 결점이 발생한다.
이러한 문제를 해결하기 위해서 약액(藥液) TMAH(Tetrapod Methyl Ammonium Hydro-oxide)를 이용해서 TMAH 처리의 조건을 최적화함으로써 게이트 산화막(104)을 녹이지 않고 폴리실리콘제(製) 게이트 전극(105)만 제거하는 방법이 제안되어 있다(예를 들면, 비특허문헌 1 참조).
[비특허문헌 1] H.Fukutomo, et al., "Direct evaluation of Gate Line Roughness Impact on Extension Profiles in Sub-50㎚ N-MOSFETs", IEDM Tech. Dig., pp. 433-436, December 2004
그러나, TMAH 처리를 최적화함으로써 게이트 산화막(104)을 남기고 폴리실리콘 게이트 전극(105)만을 제거하는 방법에서도 조건의 최적화와 선택비의 제어가 곤란하여 확실히 게이트 산화막(104)만 남길 수 있다고는 한정할 수 없다. 게이트 산화막의 박막화가 앞으로 한층 진행될 것은 명확하므로, 확실하게 게이트 산화막을 남길 수 있는 게이트 제거 방법이 요망된다.
그래서, 본 발명은 실리콘 기판에 손상을 주지 않고 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포의 정확한 평가를 안정적으로 행할 수 있는 반도체 장치의 평가 방법의 제공을 과제로 한다.
또한, 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포 평가 결과에 의거해서 동작의 편차를 억제한 효율 좋은 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
또한, 그와 같은 반도체 장치가 형성된 반도체 웨이퍼의 제공을 과제로 한다.
상기 과제를 달성하기 위해서, 본 발명에서는 게이트 전극을 제거하는 과정에서 게이트 절연막과 고(高)선택비를 취할 수 있는 제거 방법을 채용한다.
구체적으로는, 게이트 전극의 제거에 열분해 수소를 이용함으로써 수㎚ 이하의 얇은 게이트 산화막 위에서라도 게이트 전극만을 제거할 수 있다. 남은 게이트 산화막의 형상, 또는 사이드 월 절연막의 형상을 관찰한 후에 불화수소산을 이용해서 게이트 산화막을 제거함으로써 활성 영역에 손상을 미치지 않고 정확하게 불순물 분포를 측정, 평가할 수 있다. 또한, 게이트의 가공 형상과 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포와의 상관관계를 얻을 수 있다.
열분해 수소는, 예를 들면, 1800℃ 정도로 가열한 고융점 금속 촉매에 수소 분자를 접촉시켜서 생성한다.
제 1 측면에서는 반도체 장치의 평가 방법을 제공한다. 이 평가 방법은,
(a) 반도체 기판 위로 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 게이트 전극을 개재한 상기 반도체 기판에 형성된 소스·드레인 전극을 갖는 반도체 장치에, 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 상기 게이트 절연막을 제거하지 않고 상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극을 소거하고,
(b) 상기 반도체 기판 위에 남는 게이트 절연막의 형상 또는 사이드 월 절연막의 형상을 관찰함으로써 게이트 가공 형상을 평가하는
것을 특징으로 한다.
양호한 실시예에서는, 상기 방법은,
(c) 상기 반도체 기판 위에 남는 게이트 절연막을 웨트 처리에 의해 제거하고,
(d) 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포를 측정, 평가하는
공정을 더 포함한다.
이 경우, 상기 게이트 가공 형상과 상기 불순물 분포와의 상관을 평가하는 공정을 더 포함해도 좋다.
제 2 측면에서는 반도체 장치의 제조 방법을 제공한다. 이 제조 방법은,
(a) 반도체 기판 위의 모니터 영역에 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 게이트 전극을 개재하고 상기 반도체 기판에 형성된 소스·드레인 전극을 갖는 반도체 소자를 상기 반도체 기판 위의 소자 영역의 반도체 소자와 동시에 형성하고,
(b) 상기 모니터 영역의 반도체 장치에 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 게이트 절연막을 제거하지 않고 게이트 전극을 제거하고,
(c) 그 후, 상기 게이트 절연막을 웨트 처리에 의해 제거하고 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포를 측정하고,
(d) 상기 측정 결과를 반도체 제조 프로세스로 피드백하는
것을 특징으로 한다.
예를 들면, 불순물 분포의 측정 결과가 소정의 조건을 만족하지 않을 경우에 게이트 전극의 가공 조건을 조정한다.
불순물 분포의 측정 결과가 소정의 조건을 만족하는 경우에 반도체 기판에서 반도체 제조 프로세스를 계속해서 그대로 반도체 웨이퍼를 완성한다.
본 발명에 의하면, 실리콘 활성 영역에 손상을 주지 않고 게이트 전극의 에칭 가공 형상과 활성 영역의 불순물 분포의 상관을 평가할 수 있다.
평가 결과에 의거해서 제조되는 반도체 장치의 편차를 억제할 수 있다. 또한, 제조 도중의 반도체 웨이퍼를 유효하게 이용해서 생산 효율을 향상시킬 수 있다.
도 2는 본 발명의 게이트 전극 제거 방법의 원리를 설명하기 위한 도면이며, 도 1에 나타낸 종래의 제거 공정에 본 발명의 수법을 적용한 상태를 나타낸다.
도 1의 (a)와 같이, 게이트 산화막(104) 위에 위치하는 게이트 전극(105)의 측벽을 사이드 월(106)로 덮고, 게이트 바로 아래의 채널(103)을 개재하고 소스·드레인 전극(102)이 형성된 상태에서 묽은 불화수소산 등에 의해 웨이퍼 표면에 형성되어 있는 자연 산화막을 제거한 후에 웨이퍼를 처리 체임버(chamber)에 넣고 열분해 수소에 의해 폴리실리콘 게이트 전극을 에칭 제거한다. 처리 체임버 내에는, 예를 들면 1800℃로 가열한 텅스텐 촉매가 설치되고, 압력 1.33㎩, 서셉 터(susceptor) 온도 420℃로 수소 가스를 도입한다. 수소 가스는 가열 촉매에 접촉해서 열분해한 원자 형상의 수소(이하 「열분해 수소」라고 칭함)를 생성한다. 열분해 수소는 높은 선택비로 폴리실리콘 전극 및 사이드 월(106) 외측의 실리콘 기판(101)과 반응해서 얇은 게이트 산화막(104)을 남기고 게이트 전극만을 제거할 수 있다. 또한, 여기에서는 게이트 전극 재료로서 폴리실리콘을 예시했지만, 폴리실리콘 게르마늄 등의 실리콘을 포함하는 재료로 이루어지는 게이트 전극이라면 본 수법에 적용하는 것이 가능하다.
도 3 내지 도 6은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정이며, 도 2에 설명한 원리를 실제의 반도체 장치의 제조 및 평가에 적용한 예를 나타내는 도면이다. 본 실시 형태에서는 p형 MOS 트랜지스터를 이용해서 설명하지만, n형 MOS 트랜지스터에서도 동일한 효과를 얻을 수 있다.
도 3의 (a)에 나타낸 바와 같이, 반도체 웨이퍼의 소정 영역에 실리콘 활성 영역의 불순물 분포 측정용의 모니터 영역을 확보한다. 모니터 영역은 칩마다, 또는 쇼트마다 칩 내의 소정의 장소에 설치되어도 좋고, 칩을 분할하는 스크라이브(scribe) 영역에 복수 설치되어도 좋다. 둘 중 어느 경우에도, 소자 영역에서의 소자의 형성과 동시에 모니터용 게이트 산화막과 게이트 전극이 만들어진다. 도 3의 (a)에는 도시하지 않았지만, 모니터 영역은 소자 분리에 의해 소자 영역과 구분지어져도 좋다.
구체적으로는, 면 방위가 (100)인 p형 실리콘 기판(11)의 소정 영역에 소자 분리(도시 생략)를 형성한다. 다음으로, 실리콘 기판(11)에 n형 불순물로서 인(P) 등을 이용해서 가속 에너지 약 300KeV 이상, 도오스량(dose amount) 1E13/㎠ 이상의 조건에서 이온 주입함으로써 p형 MOS 트랜지스터 형성 영역에 n웰(도시 생략)을 형성한다. 그리고, 실리콘 기판(11)의 표면을 열산화해서 전면(全面)에 게이트 산화막(14)을 5.0㎚ 이하의 필요량으로 형성한다. 또한, 게이트 산화막(14)은 통상 실리콘 산화막이지만, 필요에 따라 질소가 첨가되어도 좋다. 게이트 산화막(14) 위에 CVD법으로 폴리실리콘막을 100~300㎚ 성장하고, 소정의 형상으로 에칭해서 게이트 전극(15)을 형성한다. 게이트 전극(15)을 마스크로 해서 실리콘 기판(11)에 p형 불순물로서, 예를 들면 붕소(B)를 가속 에너지 약 0.2~1.0KeV, 도오스량 1E14/㎠~2E15/㎠의 조건에서 이온 주입하고 확장 확산층(익스텐션 영역)(12a)을 형성한다. 플라스마 CVD법에 의해 사이드 월 용 절연막으로서 이산화실리콘층을 전면에 형성하고, 에칭 백(etching back)에 의해 사이드 월(16)을 형성한다. 또한, 사이드 월 용 절연막은 질화실리콘층으로 해도 좋다. 사이드 월(16)을 마스크로 해서 실리콘 기판(11)에 p형 불순물로서, 예를 들면 붕산(B)을 이온 주입하고 고농도 확산층(12b)을 형성해서 소스·드레인 전극에 접속되는 불순물층(12)을 형성한다. 그 후, 전면을 층간 절연막(실리콘 산화막 등)(19)으로 덮는다.
다음으로, 도 3의 (b)에 나타낸 바와 같이 모니터 영역에서 층간 절연막(19)과 사이드 월(16)을 제거하고, 개구(21) 내에서 모니터용 게이트 전극(15)의 전체를 노출시킨다. 층간 절연막(19) 및 사이드 월(16)의 제거는, 예를 들면 C4F6 가스를 이용한 드라이 에칭에 의해 행한다. 또한, 사이드 월(16)은 반드시 제거하지 않아도 좋다.
다음으로, 묽은 불화수소산 등에 의해 웨이퍼 표면에 형성되어 있는 자연 산화막을 제거한 후에 도 4a의 (c)에 나타낸 바와 같이 텅스텐 필라멘트를 1800℃로 가열한 처리 체임버 내에 수소(H2) 가스를 도입해서 열분해 수소를 생성하고, 모니터 영역의 폴리실리콘 게이트 전극(15)을 제거한다. 이 때, 노출된 실리콘 기판(11)의 표면도 제거되지만, 언더컷(undercut)을 발생시키지 않고 테이퍼(taper) 형상으로 에칭되므로, 단면이 W 형상인 홈(22)이 형성된다. 따라서, 게이트 전극 아래의 실리콘 활성 영역으로의 손상은 억제된다. 또한, 열분해 수소를 이용하면 게이트 전극 아래에 있는 게이트 산화막(14)에 대한 폴리실리콘의 선택비가 거의 무한대가 된다. 그 결과, 높은 신뢰성으로 게이트 산화막(14)만 남길 수 있어, 게이트 바로 아래에 연장되는 익스텐션 오버랩 영역에서의 실리콘 활성 영역의 불순물 분포 상태를 그대로 유지할 수 있다.
이 상태로, 노출된 게이트 산화막(14)의 형상을 전자 현미경으로 직접 관찰, 또는 촬영한다. 게이트 산화막(14)은 게이트 전극(15)의 기부(基部)에 해당하므로, 게이트 전극의 가공 형상을 가장 정확하게 반영한다. 사이드 월 절연막(16)의 형상을 관찰하도록 해도 좋다.
이 단계에서, 게이트 산화막(14)에 존재하는 핀홀(pinhole)의 검사도 가능하다. 핀홀이 있으면 게이트 산화막(14)을 열분해 수소에 접촉시켰을 때, 하방의 실리콘 기판이 에칭되어 핀홀을 실현시킬 수 있기 때문이다.
다음으로, 도 4a의 (d)에 나타낸 바와 같이, 불화수소산을 이용한 웨트 처리로 게이트 산화막(14)을 제거한다. 제거 후, 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포를 주사형 터널 현미경(STM)으로 측정, 평가한다. 측정한 불순물 분포의 평면도를 도 4b에 나타낸다. 게이트 전극 아래의 실리콘 활성 영역에서는 채널 영역을 개재하고 게이트의 에지(edge) 방향으로 향해서 불순물 농도가 높아지는 분포를 나타낸다. 이 단계에서 게이트 전극 아래의 불순물 분포와 게이트 전극 아래의 실리콘 활성 영역에 돌출한 익스텐션 오버랩 거리를 정확하게 측정할 수 있다.
또한, 이 단계에서 게이트 산화막(14)에 핀홀이 존재했다면 그 검사도 가능하다. 빈홀이 있으면 게이트 산화막(14)을 열분해 수소에 접촉시켰을 때, 하방의 실리콘 기판이 에칭되어 실리콘 활성 영역에 피트(pit)가 생기기 때문이다.
측정한 불순물 농도 및/또는 익스텐션 오버랩 거리를 앞 공정에서 관찰한 게이트 가공 형상과 관련지음으로써 게이트 전극의 에칭 가공 형상(Gate Line Edge Roughness)과 불순물 분포와의 실제 상관을 평가할 수 있다. 또한, 게이트 산화막의 핀홀 유무에 관해서도 평가할 수 있다. 여기에서의 측정, 평가가 미리 설정된 검사 조건을 만족하는 경우에는 상기 웨이퍼에서 연이어서 반도체 제조 공정을 계속한다.
즉, 도 5의 (e)에 나타낸 바와 같이 소자 영역에서 층간 절연막(19)에 트랜지스터의 소스·드레인 전극(12)에 도달하는 콘택트 홀(23)을 형성하고, 콘택트 홀의 형성에 이용한 마스크(도시 생략)를 제거한다.
다음으로, 도 5의 (f)에 나타낸 바와 같이 콘택트 홀(23) 및 모니터 영역의 개구(21) 내를 글루막(glue film)(도시 생략)을 통해서 폴리실리콘 등의 실리콘계 재료 또는 텅스텐 등의 메탈 재료로 충전하고, 표면을 평탄화하여, 콘택트 플러그(25)와 더미 콘택트 플러그(26)를 형성한다.
다음으로, 도 6의 (g)에 나타낸 바와 같이 콘택트 플러그(25)에 접속되는 상층 배선(28)을 형성하고, 층간 절연막(27)을 퇴적시키며, 필요하다면 상층 플러그나 배선을 더 형성해서 반도체 장치를 완성한다. 완성된 웨이퍼의 모니터 영역에는 단면 형상이 W형인 더미 플러그가 매립되어 있지만, 어디에도 접속되지 않고, 반도체 장치의 동작에는 영향을 미치지 않는다.
도 7은 제 1 실시예에 따른 반도체 장치의 평가 방법을 나타낸 플로 차트이다. 우선, 실리콘 기판 위의 소자 영역 및 모니터 영역에 폴리실리콘 게이트를 갖는 트랜지스터를 형성한다(S101). 실리콘 기판 및 트랜지스터의 전면을 덮도록 층간 절연막을 퇴적시킨다(S102). 모니터 영역의 층간 절연막을 제거하여, 측정, 평가용의 게이트 전극 전체를 노출시킨다(S103). 열분해 수소에 의해 노출된 게이트 전극만을 제거하고, 남은 게이트 절연막의 가공 형상을 전자 현미경으로 관찰한다(S104).
다음으로, 불화수소산을 이용한 웨트 처리로 산화막을 제거하고(S105), 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포를 주사형 터널 현미경으로 측정, 평가한다. 또한, 더불어 게이트 산화막의 핀홀 검사를 실시해도 좋다. 평가 결과가 소정의 조건을 만족하는 경우, 예를 들면 농도 분포의 편차가 소정의 범위 내에 있을 경우에는 다음의 제조 공정으로 이행한다. 즉, 소자 영역의 층간 절연막에 소스·드레인 전극에 도달하는 콘택트 홀을 형성하고(S107), 홀 내를 금속 재료로 매립해서 콘택트 플러그를 형성한다(S108). 필요한 제조 공정을 더 거쳐서 웨이퍼를 완성한다(S109).
불순물 분포의 측정, 평가 결과가 소정의 조건을 만족하지 않는 경우에는 측정 결과를 후속 제품 제조 공정에 피드백한다(S110). 예를 들면, 평가 결과가 소정의 조건으로부터 조금 벗어날 경우는 게이트 에칭 조건의 마진(margin)을 넓히고, 또는, 소정의 조건으로부터 많이 벗어날 경우는 그 원인을 조사해서 실리콘 활성 영역의 불순물 분포가 소정의 분포가 되도록 게이트 에칭 조건을 다시 설정하거나, 불순물 주입 조건을 다시 설정하거나, 불순물 확산에 영향을 주는 열처리를 재고하는 등 적절히 대처할 수 있다. 이에 의해, 최종적인 디바이스의 전기 특성 편차를 허용 범위 내로 억제하는 것이 가능해진다. 또한, 에칭 가공 형상과 실제의 불순물 분포와의 상관 데이터를 축적해서 정확한 상관 관계에 의거하는 트랜지스터의 성능 예측이 가능해진다. 또한, 실제 웨이퍼 위에서의 제조 공정중의 측정, 평가를 삽입하면서 소자 영역에 영향을 주지 않으므로 제조 효율이 향상된다.
도 8 내지 도 10은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정도이다. 제 2 실시예에서는 게이트 가공 형상과 불순물 분포 측정을 다마신 게이트의 제작에 적용한다.
우선, 도 8의 (a)에 나타낸 바와 같이 반도체 웨이퍼의 전면에 절연박막과 폴리실리콘막을 순서대로 형성하고, 소정의 형상으로 에칭하고, 소자 영역 및 모니 터 영역에 더미 게이트 절연막(34)을 통해서 더미 게이트 전극(35)을 형성한다. 더미 게이트 전극(35)을 마스크로 해서 저농도 확산층(LLD)(12a)을 형성하고, 다음으로 사이드 월(16)을 마스크로 해서 고농도 확산층(12b)을 형성해서, 소스·드레인 전극에 접속되는 불순물 확산층(12)을 형성한다. 그 후, 전면을 층간 절연막(실리콘 산화막)(19)으로 덮는다.
다음으로, 도 8의 (b)에 나타낸 바와 같이 CMP에 의해 더미 게이트 전극(35)의 표면이 노출될 때까지 층간 절연막(19)을 연마한다.
다음으로, 도 9의 (c)에 나타낸 바와 같이 모니터 영역의 층간 절연막(19)과 사이드 월(16)을 제거하고, 개구(41) 내에 더미 게이트 전극(35)의 전체를 노출시킨다. 이 때, 소자 영역에서의 더미 게이트 전극(35)의 표면도 노출되어 있다.
다음으로, 도 9의 (d)에 나타낸 바와 같이 텅스텐 등의 가열 촉매에 수소 가스를 접촉시켜서 열분해 수소를 생성하고, 소자 영역 및 모니터 영역의 더미 게이트 전극(35)을 제거한다. 이에 의해, 소자 영역의 사이드 월(16) 사이에 개구(43)가 형성된다. 또한, 모니터 영역의 개구(41) 내의 저면(底面)은 단면이 W 형상으로 에칭되고, 게이트 절연막(34)을 개재해서 테이퍼 형상의 홈(42)이 형성된다. 열분해 수소의 높은 선택비에 의해 소자 영역 및 모니터 영역에서 더미 게이트 절연막(34)은 에칭되지 않고 남는다. 이 상태에서, 모니터 영역의 개구(41) 내에 노출되는 더미 게이트 절연막(34)의 가공 형상을 전자 현미경으로 직접 관찰 또는 촬영한다.
다음으로, 도 10의 (e)에 나타낸 바와 같이, 불화수소산에 의한 웨트 처리에 서, 소자 영역과 모니터 영역의 더미 게이트 절연막(34)을 제거하고, 모니터 영역의 개구(41) 내의 측정 영역(45)에서 게이트 바로 아래의 불순물 분포를 주사형 터널 현미경으로 측정, 평가한다. 평가 결과가 소정의 조건을 만족할 경우는 다음 공정에서 다마신 게이트를 작성한다.
즉, 도 10의 (f)에 나타낸 바와 같이 SiO2, SiON, SiN, Ta2O5, HfO2, Al2O3 등의 재료로 절연막을 형성한다. 이 박막은 소자 영역의 개구(43)의 저면에서 다마신 게이트 절연막(54a)이 되고, 모니터 영역의 개구(41) 내에서 더미 게이트 절연막(54b)이 된다. 불필요한 부분의 절연막은 제거한다. 또한, 전면에 Al, W, Mo 등의 금속 재료를 퇴적시킨다. 이에 의해, 소자 영역의 개구(43)의 내부에 메탈 게이트 전극(55a)이 형성되고, 모니터 영역에서는 개구(41) 내에 더미 게이트 전극(55b)이 형성된다. 그 후, 층간 절연막의 형성, 콘택트 플러그의 형성, 상층 배선의 형성 등 필요한 공정을 거쳐서 반도체 장치를 완성한다.
이렇게, 다마신 게이트의 제조 프로세스에도 본 발명은 적용 하능하며, 채널 영역에 손상을 주지 않고 게이트 전극 아래의 실리콘 활성 영역의 정확한 불순물 분포를 측정하는 것이 가능하다. 또한, 드라이 프로세스에 의해 제어성 좋게 교환(다마신) 게이트를 형성할 수 있다. 또한, 여기에서는 게이트 전극 재료로서 폴리실리콘을 예시했지만, 폴리실리콘 게르마늄 등 실리콘을 포함하는 재료로 이루어지는 게이트 전극이라면 본 수법의 적용이 가능하다.
도 11은 그 외의 실시예로서, 본 발명의 LDMOS(Lateral Double Diffused MOSFET)로의 적응예를 나타낸다. LDMOS는 파워 증폭 등, 드라이버 출력용으로 이용된다. LDMOS에서는 2회의 확산으로 각 전극을 횡(橫) 방향으로 확산한다. 소스와 드레인이 기판의 같은 면에 위치하므로 집적 회로로의 혼재가 가능하다.
도 11의 (a)는 N채널의 액티브 갭(active gap) LDMOS이다. 드레인 전극(72d)과 게이트단(端)과의 사이에 갭이 존재하고, n+ 드레인(72d)을 둘러싸는 n웰은 드리프트(drift) 영역이 되어 있다. 채널 영역(반전층 형성 영역)이 되는 p-body(71)는 소스 전극 또는 게이트단에 셀프 얼라인(self-align)한다. 도 11의 (b)는 N채널의 필드 갭 LDMOS이다. 게이트 전극(75)의 일부는 두꺼운 필드 산화막(73) 위에 덮여있다.
N채널의 LDMOS에서는 채널 영역이 되는 p-body(71)의 게이트단으로부터 오버랩 길이의 제어가 동작 특성에 있어서 중요해진다. 이 p-body의 농도 프로필의 확인에도 본 발명을 적용할 수 있다.
즉, 모니터 영역에 소자 영역과 동일하게 LDMOS를 만들어 넣고, 열분해 수소에 의해 모니터 영역의 게이트 전극(75)만을 제거하고, 게이트 산화막(74)의 형상을 관찰한다. 다음으로, 불화수소산에 의해 게이트 산화막(74)을 웨트 제거하고, 게이트 전극 아래에서의 p-body(71)의 불순물 분포 프로필을 주사형 터널 현미경으로 측정한다. 측정 결과는 후속되는 웨이퍼의 게이트 가공 조건, p-body 형성 조건 등에 반영할 수 있다.
이상에서 서술한 바와 같이, 본 발명에 의하면 실리콘 활성 영역에 손상을 주지 않고 게이트 전극의 에칭 형상과 게이트 전극 아래의 실리콘 활성 영역의 불순물 분포의 상관을 높은 정밀도로 평가할 수 있고, 트랜지스터 성능을 예측할 수 있다.
또한, 평가 후에 제품 완성까지 프로세스를 계속할 수 있으므로 생산 효율을 높게 유지할 수 있다. 또한, 여기에서는 게이트 전극 재료로서 폴리실리콘을 예시했지만, 폴리실리콘 게르마늄 등 실리콘을 포함하는 재료로 이루어지는 게이트 전극이라면 본 수법의 적용이 가능하다.
마지막으로, 이상의 설명에 관해서 이하의 부기를 개시한다.
(부기 1) 반도체 기판 위에, 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 반도체 기판에 상기 게이트 전극을 개재해서 형성된 소스·드레인 전극을 갖는 반도체 장치에, 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 상기 게이트 절연막을 제거하지 않고 상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극을 제거하고,
상기 반도체 기판 위에 남는 게이트 절연막 또는 사이드 월 절연막의 형상을 관찰함으로써 게이트 가공 형상을 평가하는
것을 특징으로 하는 반도체 장치의 평가 방법.
(부기 2) 상기 반도체 기판 위에 남는 게이트 절연막을 웨트 처리에 의해 제거하고,
게이트 전극 소거 후에 노출된 실리콘 활성 영역의 불순물 분포를 측정, 평가하는
공정을 더 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 평가 방법.
(부기 3) 상기 게이트 가공 형상과, 상기 불순물 분포와의 상관을 평가하는 공정을 더 포함하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 평가 방법.
(부기 4) 상기 반도체 기판 위에 남는 게이트 절연막의 핀홀을 검사하는
공정을 더 포함하는 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치의 평가 방법.
(부기 5) 상기 열분해 수소는 1800℃ 정도로 가열한 금속 촉매에 수소 가스를 접촉시켜서 생성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 평가 방법.
(부기 6) 반도체 기판 위의 모니터 영역에, 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 게이트 전극을 개재하고 상기 반도체 기판에 형성된 소스·드레인 전극을 갖는 반도체 소자를 상기 반도체 기판 위의 소자 영역의 반도체 소자와 동시에 형성하고,
상기 모니터 영역의 반도체 장치에 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 게이트 절연막을 제거하지 않고 게이트 전극을 제거하고,
그 후, 상기 게이트 절연막을 웨트 처리에 의해 제거하고 게이트 전극 제거 후에 노출된 실리콘 활성 영역의 불순물 분포를 측정하고,
상기 측정 결과를 반도체 제조 프로세스에 피드백하는
것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7) 상기 측정 결과가 소정의 조건을 만족하지 않을 경우에, 상기 게이트 전극의 가공 조건, 불순물 주입 조건, 불순물 확산을 위한 열처리 조건 중 적어도 하나를 조정하는
공정을 더 포함하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 측정 결과가 소정의 조건을 만족할 경우에, 상기 반도체 기판에서 반도체 제조 프로세스를 계속하고, 반도체 웨이퍼를 완성하는 공정을 더 포함하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 모니터 영역을 상기 반도체 기판 위의 칩 영역 내, 또는 상기 칩을 분할하는 스크라이브 영역에 설정하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극은 다마신 게이트용의 더미 게이트 전극 또는 LDMOS(횡형 2중 확산 MOSFET) 게이트 전극인 것을 특징으로 하는 부기 6 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 열분해 수소는 1800℃ 정도로 가열한 금속 촉매에 수소 가스를 접촉시켜서 생성하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 12) 반도체 기판 위의 소정의 장소에 설정된 모니터 영역에, 다른 것 과 전기적 접속을 갖지 않는 단면 형상이 W자 형인 더미 금속 충전부를 갖는 것을 특징으로 하는 반도체 웨이퍼.
(부기 13) 상기 단면 형상이 W자 형인 더미 충전부는 더미 콘택트 플러그 또는 더미 메탈 게이트 전극인 것을 특징으로 하는 부기 12에 기재된 반도체 웨이퍼.
(부기 14) 상기 단면 형상이 W자 형인 더미 충전부는 상기 반도체 기판 위의 칩 영역 내, 또는 상기 칩을 분할하는 스크라이브 영역에 위치하는 것을 특징으로 하는 부기 12에 기재된 반도체 웨이퍼.
본 발명에 의하면, 실리콘 활성 영역에 손상을 주지 않고 게이트 전극의 에칭 가공 형상과 활성 영역의 불순물 분포의 상관을 평가할 수 있다.
평가 결과에 의거해서 제조되는 반도체 장치의 편차를 억제할 수 있다. 또한, 제조 도중의 반도체 웨이퍼를 유효하게 이용해서 생산 효율을 향상시킬 수 있다.

Claims (10)

  1. 반도체 기판 위에 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 반도체 기판에 상기 게이트 전극을 개재해서 형성된 소스·드레인 전극을 갖는 반도체 장치에, 열분해에 의해 생성되는 열분해 수소를 접촉시킴으로써 상기 게이트 절연막을 제거하지 않고 상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극을 제거하고,
    상기 반도체 기판 위에 남는 게이트 절연막 또는 사이드 월 절연막의 형상을 관찰함으로써 게이트 가공 형상을 평가하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 위에 남는 게이트 절연막을 웨트(wet) 처리에 의해 제거하고,
    게이트 절연막 제거 후에 노출된 실리콘 활성 영역의 불순물 분포를 측정, 평가하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  3. 제 2 항에 있어서,
    상기 게이트 가공 형상과, 상기 불순물 분포와의 상관을 평가하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 기판 위에 남는 게이트 절연막의 핀홀을 검사하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 평가 방법.
  5. 반도체 기판 위의 모니터 영역에 게이트 절연막을 통해서 위치하는 실리콘을 함유하는 재료로 이루어지는 게이트 전극과, 상기 게이트 전극을 개재하고 상기 반도체 기판에 형성된 소스·드레인 전극을 갖는 반도체 소자를 상기 반도체 기판 위의 소자 영역의 반도체 소자와 동시에 형성하고,
    상기 모니터 영역의 반도체 장치에 열분해에 의해 생성된 열분해 수소를 접촉시킴으로써 게이트 절연막을 제거하지 않고 게이트 전극을 제거하며,
    그 후, 상기 게이트 절연막을 웨트 처리에 의해 제거하고, 게이트 절연막 제거 후에 노출된 실리콘 활성 영역의 불순물 분포를 측정하고,
    상기 측정 결과를 반도체 제조 프로세스에 피드백하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 측정 결과가 소정의 조건을 만족하지 않을 경우에, 상기 게이트 전극의 가공 조건, 불순물 주입 조건, 불순물 확산을 위한 열처리 조건 중 적어도 하나를 조정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 측정 결과가 소정의 조건을 만족하는 경우에 상기 반도체 기판에서 반도체 제조 프로세스를 계속하여, 반도체 웨이퍼를 완성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 모니터 영역을 상기 반도체 기판 위의 칩 영역 내, 또는 상기 칩을 분할하는 스크라이브 영역에 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 5 내지 제 8 항 중 어느 한 항에 있어서,
    상기 실리콘을 함유하는 재료로 이루어지는 게이트 전극은, 다마신 게이트용의 더미 게이트 전극 또는 LDMOS(횡형 2중 확산 MOSFET)의 게이트 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 위의 소정의 장소에 설정된 모니터 영역에 다른 것과 정기적 접속을 갖지 않는 단면 형상이 W자 형인 더미 충전부를 갖는 것을 특징으로 하는 반도체 웨이퍼.
KR1020060044207A 2005-12-19 2006-05-17 반도체 장치의 평가방법, 반도체 장치의 제조 방법, 및 반도체 웨이퍼 KR100740159B1 (ko)

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