KR20080056577A - 반도체 소자 제조를 위한 미세 영역 임플란트 방법 - Google Patents

반도체 소자 제조를 위한 미세 영역 임플란트 방법 Download PDF

Info

Publication number
KR20080056577A
KR20080056577A KR1020060129648A KR20060129648A KR20080056577A KR 20080056577 A KR20080056577 A KR 20080056577A KR 1020060129648 A KR1020060129648 A KR 1020060129648A KR 20060129648 A KR20060129648 A KR 20060129648A KR 20080056577 A KR20080056577 A KR 20080056577A
Authority
KR
South Korea
Prior art keywords
photoresist pattern
reaction gas
photoresist layer
layer pattern
region
Prior art date
Application number
KR1020060129648A
Other languages
English (en)
Inventor
조보연
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060129648A priority Critical patent/KR20080056577A/ko
Publication of KR20080056577A publication Critical patent/KR20080056577A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자 제조를 위한 미세 영역 임플란트(implant) 방법에 관한 것으로, 임플란트시 손상받은 감광막 패턴을 F 계열의 반응가스를 이용하는 플라즈마 애싱(plasma ashing)을 통해 원활히 제거함으로써 감광막 잔류물의 발생을 방지하게 된다.
임플란트, 이온, 주입, 미세, 영역, 감광막, 플라즈마, 애싱, 반도체

Description

반도체 소자 제조를 위한 미세 영역 임플란트 방법{SMALL AREA IMPLANT METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래의 반도체 소자 제조를 위한 미세 영역 임플란트 방법을 순차적으로 보여주는 공정 단면도,
도 2는 종래의 미세 영역 임플란트 방법에 따라 감광막 잔류물이 발생되는 것을 설명하는 개략도,
도 3은 본 발명에 따른 반도체 소자 제조를 위한 미세 영역 임플란트 방법을 순차적으로 보여주는 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 감광막 패턴
110a : 개구부 110b : 폐쇄부
120 : 제2 감광막 패턴 x : 감광막 잔류물
본 발명은 반도체 소자 제조를 위한 미세 영역 임플란트(implant) 방법에 관한 것으로서, 더욱 상세하게는 임플란트시 손상받은 감광막 패턴을 F 계열의 반응 가스를 이용하는 플라즈마 애싱(plasma ashing)을 통해 원활히 제거함으로써 감광막 잔류물의 발생을 방지하게 되는 반도체 소자 제조를 위한 미세 영역 임플란트 방법에 관한 것이다.
일반적으로, 반도체 소자를 제조함에 있어, 임플란트(implant) 공정은 특정 소자영역에 목적하는 이온을 주입하는 것으로, 소스가스(source gas)로부터 이온을 형성하고 해당 이온을 전자기장으로 가속하여 목적하는 영역에 강하게 충돌시킴으로써 표면 아래로 주입되도록 하게 되며, 근래에는 반도체 소자의 집적도가 대폭 증가됨에 따라 이온 주입하는 영역도 매우 미세화되게 되었다.
도 1은 종래의 반도체 소자 제조를 위한 미세 영역 임플란트 방법을 순차적으로 보여주는 공정 단면도이다.
도면을 참조하면, 먼저 Si재질의 반도체 기판(100)상에 이온 주입할 영역만이 개구되도록 포토 리소그래피(photo lithography) 공정을 통해 감광막 패턴(Photo-Resist pattern)(110)을 형성하고, 해당 감광막 패턴(110)을 마스크(mask)로 이용하여 임플란트를 실시하게 되며, 해당 임플란트에 따라 감광막 패턴(110)상의 미세 개구부(110a)에 해당하는 반도체 기판(100)의 영역내에 이온이 주입되게 된다.
그 후, 지금까지 이용하였던 감광막 패턴(110)을 애싱(ashing)하여 제거하게 되며, 이때 애싱은 잘 알려진 바와 같이 주로 O2 계열의 반응가스를 이용하는 RIE(Reactive Ion Etching)와 같은 플라즈마(plasma) 공정을 통해 실시하게 된다.
그러나, 이상과 같은 종래의 미세 영역 임플란트 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 미세 영역에 대한 임플란트에서는 정상적인 크기의 영역에 대한 임플란트에서와 비교하여, 감광막 패턴(110)상의 개구부(110a)가 미세하고 폐쇄부(110b)는 넓게 되므로, 그 만큼 폐쇄부(110b)의 감광막 패턴(110)이 임플란트시 주입되는 이온에 의해 영향받게 됨으로써 해당 감광막내의 성분 상태가 변화되면서 경화되게 되고, 이에 따라 이후 경화된 부분은 O2 계열의 반응가스를 이용하는 플라즈마 애싱 공정을 통해 원활히 제거되지 않고, 도 2에 나타낸 바와 같이, 반도체 기판(100)상에 파티클(particle)성 오염물로서 잔류하게 되며, 이와 같이 감광막 잔류물(residue)(x)이 잔류하게 되면, 제조되는 반도체 소자의 특성을 저하시켜 신뢰성 및 수율의 저하를 야기하게 되고, 또한 공정장비내에 오염을 유발하게 되는 문제점이 있었다.
본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 창안된 것으로서, 임플란트에 따라 내부 성분의 상태가 변화된 감광막도 원활히 제거할 수 있는 F 계열의 반응가스를 이용하는 플라즈마 애싱을 통해 감광막 잔류물의 발생을 완벽하게 방지하게 되는 반도체 소자 제조를 위한 미세 영역 임플란트 방법을 제공하는데 그 목적이 있다.
본 발명의 상기 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의 해 첨부된 도면을 참조하여 아래에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
상술한 목적을 달성하기 위한 본 발명의 반도체 소자 제조를 위한 미세 영역 임플란트 방법은, 반도체 기판상의 미세한 소자영역내에 목적하는 이온을 주입하기 위한 반도체 소자 제조를 위한 미세 영역 임플란트 방법으로, 상기 반도체 기판상에 이온 주입될 영역만이 개구부로 개구되도록 포토 리소그래피 공정을 통해 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 임플란트를 실시함으로써 상기 감광막 패턴상의 상기 개구부에 대응되는 상기 반도체 기판 영역내에 이온이 주입되도록 하는 단계와, 상기 감광막 패턴상의 상기 개구부가 완전하게 매립되도록 상기 감광막 패턴상에 일정 두께로 제2 감광막 패턴을 형성하는 단계와, 하부측의 상기 감광막 패턴과 상부측의 상기 제2 감광막 패턴의 전 두께에 대한 일부를 제거하기 위해 F 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하는 단계와, 잔류하는 상기 감광막 패턴을 마무리 제거하기 위해 O2 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하는 단계를 포함하게 된다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자 제조를 위한 미세 영역 임플란트 방법을 순차적으로 보여주는 공정 단면도이다.
본 발명에 따른 미세 영역 임플란트 방법을 설명하면, 먼저 도 3의 (a)와 같이, 먼저 Si재질의 반도체 기판(100)상에 이온 주입할 영역만이 개구되도록 포토 리소그래피 공정을 통해 감광막 패턴(110)을 형성하며, 이어서 종래와 동일하게 도 3의 (b)와 같이, 해당 감광막 패턴(110)을 마스크로 이용하여 임플란트를 실시함으로써 감광막 패턴(110)상의 미세 개구부(110a)에 대응되는 반도체 기판(100)의 영역내에 이온이 주입되도록 하게 된다.
이어서, 종래에는 바로 감광막 패턴(110)을 제거하는 애싱을 실시하였으나, 이와 다르게 도 3의 (c)와 같이, 감광막 패턴(110)의 개구부(110a)를 완전하게 매립하도록 해당 감광막 패턴(110)상에 일정 두께로 제2 감광막 패턴(120)을 형성하게 된다.
다음으로, 도 3의 (d)와 같이, O2+F 계열의 반응가스를 이용하는 RIE와 같은 플라즈마 애싱을 실시하여 하부측 감광막 패턴(110)과 상부측 제2 감광막 패턴(120)의 전체 두께에 대한 약 60~90% 정도를 제거하게 된다.
이후, 도 3의 (e)와 같이, 남아 있는 감광막 패턴(110)에 대해 종래와 같은 O2 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하여 완전하게 제거하게 되며, 그에 따라 도 3의 (f) 상태가 되도록 하게 된다.
이상과 같은 본 발명에 따른 미세 영역 임플란트 방법의 원리에 대해 이하 설명하기로 한다.
종래에는 미세 영역에 대한 임플란트에 따라 폐쇄부(110b)의 감광막 패 턴(110)이 주입되는 이온에 의해 영향받아 그 성분 상태가 변화되면서 경화되게 되고, 이에 따라 이후 경화된 부분은 O2 계열의 반응가스를 이용하는 플라즈마 애싱을 통해 완벽하게 제거되지 않았었다.
그러나, 여러 실험을 통해 확인해 본 바, 플라즈마 애싱시의 반응가스로 F 계열을 이용하게 되면 해당 F 원소가 경화된 상태의 감광막내의 성분과 원활히 반응하여 해당 감광막을 완벽하게 제거할 수 있다는 것이 확인되었다.
따라서, F 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하면 감광막 잔류물의 발생을 방지할 수 있게 되나, 해당 F 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하게 되면 또한 F 원소가 하부측의 Si재질의 반도체 기판(100)과도 반응성이 매우 좋아 해당 반도체 기판(100)을 손상시키게 된다.
이에, 본 발명에서는 F 계열의 반응가스를 이용하는 플라즈마 애싱시에 반도체 기판(100)이 손상되는 것을 방지하기 위하여 먼저 감광막 패턴(110)상에 제2 감광막 패턴(120)을 추가로 형성하여 하부측 감광막 패턴(110)상의 개구부(110a)를 매립함으로써 반도체 기판(100)이 전혀 노출되지 않도록 만든 후에, 해당하는 F 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하게 되는 것이다.
또한, 해당 F 계열의 반응가스를 이용하는 플라즈마 애싱을 통해 전 두께의 감광막 패턴(110)과 제2 감광막 패턴(120)을 모두 제거하게 되면, 또한 하부측의 반도체 기판(100)이 손상될 수 있게 되므로, 이를 방지하기 위해 F 계열의 반응가스를 이용하는 플라즈마 애싱을 통해서는 일부 두께만 먼저 제거하게 되는 것으로, 바람직하게는 전 두께의 약 60~90% 정도를 제거하게 된다.
나아가, F 계열의 공정가스를 이용하는 플라즈마 애싱시에 F 계열의 반응가스만을 이용하지 않고 O2 계열의 반응가스를 혼합하여 이용하는 것은 F 계열의 반응가스를 이용하면 식각제거율은 상대적으로 우수하고 선택비가 낮게 되는 반면, O2 계열의 반응가스를 이용하면 식각제거율은 상대적으로 우수하지 않고 선택비가 높게 되므로, 적절히 절충되는 특성으로 원활히 감광막 패턴(110, 120)을 제거하기 위함이다.
또한 나아가, 2차 플라즈마 애싱시에는 선택비가 높아 반도체 기판(100)에 대해서 전혀 손상을 야기하지 않으면서 감광막 패턴(110)을 원활히 제거할 수 있는 O2 계열의 반응가스를 이용하여 실시하게 되는 것이다.
이로써, 본 발명에 의하면, 임플란트후에 실시하는 애싱에 따라 감광막 잔류물이 전혀 발생되지 않게 되므로, 제조되는 반도체 소자의 신뢰성 및 수율을 향상시키고, 공정장비의 오염도 방지할 수 있게 된다.
이상, 상기 내용은 본 발명의 바람직한 일 실시예를 단지 예시한 것으로 본 발명의 당업자는 본 발명의 요지를 변경시킴이 없이 본 발명에 대한 수정과 변경을 가할 수 있음을 인지해야 한다.
본 발명에 따르면, 임플란트시에 손상받은 감광막 패턴이 애싱시에 원활히 제거되지 않고 잔류하는 것을 방지할 수 있게 되므로, 제조되는 반도체 소자의 신 뢰성 및 수율을 향상시킬 수 있게 됨과 아울러, 감광막 잔류물에 의해 공정장비가 오염되는 것도 방지할 수 있게 되어 생산성도 향상시킬 수 있는 효과가 달성될 수 있다.

Claims (3)

  1. 반도체 기판(100)상의 미세한 소자영역내에 목적하는 이온을 주입하기 위한 반도체 소자 제조를 위한 미세 영역 임플란트 방법으로,
    상기 반도체 기판(100)상에 이온 주입될 영역만이 개구부(110a)로 개구되도록 포토 리소그래피 공정을 통해 감광막 패턴(110)을 형성하는 단계와,
    상기 감광막 패턴(110)을 마스크로 이용하여 임플란트를 실시함으로써 상기 감광막 패턴(110)상의 상기 개구부(110a)에 대응되는 상기 반도체 기판(100) 영역내에 이온이 주입되도록 하는 단계와,
    상기 감광막 패턴(110)상의 상기 개구부(110a)가 완전하게 매립되도록 상기 감광막 패턴(110)상에 일정 두께로 제2 감광막 패턴(120)을 형성하는 단계와,
    하부측의 상기 감광막 패턴(110)과 상부측의 상기 제2 감광막 패턴(120)의 전 두께에 대한 일부를 제거하기 위해 F 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하는 단계와,
    잔류하는 상기 감광막 패턴(110)을 마무리 제거하기 위해 O2 계열의 반응가스를 이용하는 플라즈마 애싱을 실시하는 단계를 포함하는 반도체 소자 제조를 위한 미세 영역 임플란트 방법.
  2. 제 1 항에 있어서,
    상기 F 계열의 반응가스를 이용하는 플라즈마 애싱시에는 O2 계열의 반응가스를 혼합하여 이용하는 것을 특징으로 하는 반도체 소자 제조를 위한 미세 영역 임플란트 방법.
  3. 제 2 항에 있어서,
    상기 O2+F 계열의 반응가스를 이용하는 플라즈마 애싱을 통해 상기 감광막 패턴(110)과 상부측의 상기 제2 감광막 패턴(120)의 전 두께의 일부를 제거하는 단계는,
    전 두께의 60~90%를 제거하는 것을 특징으로 하는 반도체 소자 제조를 위한 미세 영역 임플란트 방법.
KR1020060129648A 2006-12-18 2006-12-18 반도체 소자 제조를 위한 미세 영역 임플란트 방법 KR20080056577A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060129648A KR20080056577A (ko) 2006-12-18 2006-12-18 반도체 소자 제조를 위한 미세 영역 임플란트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060129648A KR20080056577A (ko) 2006-12-18 2006-12-18 반도체 소자 제조를 위한 미세 영역 임플란트 방법

Publications (1)

Publication Number Publication Date
KR20080056577A true KR20080056577A (ko) 2008-06-23

Family

ID=39802746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060129648A KR20080056577A (ko) 2006-12-18 2006-12-18 반도체 소자 제조를 위한 미세 영역 임플란트 방법

Country Status (1)

Country Link
KR (1) KR20080056577A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338281B2 (en) 2008-08-05 2012-12-25 Magnachip Semiconductor, Ltd. Method for fabricating semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8338281B2 (en) 2008-08-05 2012-12-25 Magnachip Semiconductor, Ltd. Method for fabricating semiconductor device

Similar Documents

Publication Publication Date Title
US20060201911A1 (en) Methods of etching photoresist on substrates
KR20080100691A (ko) 반도체 소자의 패턴 형성 방법
US7998871B2 (en) Mask forming and implanting methods using implant stopping layer
KR100632630B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
US6218084B1 (en) Method for removing photoresist layer
US6864144B2 (en) Method of stabilizing resist material through ion implantation
JP4680477B2 (ja) 微細パターンとワイドパターンとが混在する集積回路ステージを形成するための方法
KR20080056577A (ko) 반도체 소자 제조를 위한 미세 영역 임플란트 방법
JP2007273588A (ja) 半導体装置の製造方法
KR20130008730A (ko) 반도체 소자의 ｓｔｉ 트렌치 형성 방법
KR101076777B1 (ko) 반도체 소자의 제조 공정
CN114420629A (zh) 半导体结构及其制作方法
JP5573306B2 (ja) フォトマスクブランクの製造方法
US7045463B2 (en) Method of etching cavities having different aspect ratios
JP4699691B2 (ja) 半導体素子のトレンチ形成方法
KR100807074B1 (ko) 반도체 소자의 제조 방법
US8389402B2 (en) Method for via formation in a semiconductor device
US20050266356A1 (en) Method of forming pattern for semiconductor device
KR100584498B1 (ko) 포토레지스트 패턴 제거 방법
KR20100042423A (ko) 반도체 소자의 패턴 형성 방법
KR20080062010A (ko) 반도체 소자의 제조방법
JP2006294959A (ja) 半導体装置の製造方法及び半導体基板
JP2001237229A (ja) 基板処理方法および基板処理装置ならびにデバイス製造方法
CN111785624A (zh) 形成浅沟渠结构的方法
KR20010027172A (ko) 반도체 장치의 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application