KR20080100691A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 기판 상의 피식각층 상부에 제1하드마스크막, 제1레지스트막 및 제2하드마스크막을 순차적으로 형성하는 단계와, 상기 제2하드마스크막 상에 제2레지스트막 패턴을 형성하는 단계와, 상기 제2레지스트막 패턴을 식각 마스크로 하여 제2하드마스크막 패턴을 형성하는 단계와, 상기 제2하드마스크막 패턴을 이온 주입 마스크로 하여 상기 제1레지스트막에 경사 이온 주입 공정을 수행하여 제1레지스트막의 일부에 이온 주입층을 형성하는 단계와, 상기 제2하드마스크막 패턴 및 이온 주입층을 식각 마스크로 상기 제1레지스트막을 선택 식각하여 제1레지스트막 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 패턴 형성 방법{Method of Forming Pattern of Semiconductor Device}
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시하는 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 제1하드마스크막
12a : 제1하드마스크막 패턴 14 : 제1레지스트막
14a : 제1레지스트막 패턴 16 : 제2하드마스크막
16a : 제2하드마스크막 패턴 18 : 제2레지스트막 패턴
20 : 이온 주입층
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이온 주입 공정을 이용한 이중 패터닝 (double patterning) 방법에 의해 해상력보다 더 작은 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법에 관한 것이다.
종래의 이중 패터닝 방법은 크게 두 가지로 구분된다.
첫번째 방법은, 두 배의 피치를 가지는 1 : 3 크기 비율의 라인/스페이스 패턴을 두 번 형성하는 방법으로, 이 방법은 오버레이 (overlay)가 임계 치수 (critical dimension, 이하 "CD" 라 약칭함)에 영향을 주어 일정 CD 균일도를 확보하기 위해서는 정확한 오버레이를 조절할 필요가 있는 단점이 있다.
이를 극복하기 위한 방법인 두번째 방법은, 1 : 3 크기 비율의 라인/스페이스 패턴을 형성 한 후, 상기 라인 패턴의 측벽에 스페이서를 형성하여, 이 스페이서를 하드 마스크로 이용하거나, 또는 스페이서 위에 또 다른 물질을 증착한 후 스페이서를 제거하여 원하는 패턴을 형성하는 방법인데, 이는 CD 조절이 오버레이에 영향을 주는 단점이 있고, 또한 스페이서가 충분히 수직한 모양이 아닌 경우에, 식각된 프로파일이 불량해지는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 이온 주입 공정을 이용한 이중 패터닝 방법에 의해 해상력보다 더 작은 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다:
반도체 기판 상의 피식각층 상부에 제1하드마스크막, 제1레지스트막 및 제2하드마스크막을 순차적으로 형성하는 단계;
상기 제2하드마스크막 상에 제2레지스트막 패턴을 형성하는 단계;
상기 제2레지스트막 패턴을 식각 마스크로 하여 제2하드마스크막 패턴을 형성하는 단계;
상기 제2하드마스크막 패턴을 이온 주입 마스크로 하여 상기 제1레지스트막에 경사 이온 주입 공정을 수행하여 제1레지스트막 일부에 이온 주입층을 형성하는 단계; 및
상기 제2하드마스크막 패턴 및 이온 주입층을 식각 마스크로 상기 제1레지스트막을 선택 식각하여 제1레지스트막 패턴을 형성하는 단계.
상기 단계를 포함하는 반도체 소자의 패턴 형성 방법에 있어서,
상기 제1하드마스크막은 폴리실리콘막 또는 질화막이고,
상기 제2하드마스크막은 산화막 또는 질화막이며, 그 두께는 0.02㎛ 내지 0.2㎛ 이고,
상기 제2레지스트막 패턴은 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖고,
상기 이온 주입 공정은 이온 주입 소스인 인 (P) 또는 붕소 (B) 를 1e10 내지 1e18의 주입량으로 8KeV 내지 40KeV 의 에너지를 이용하여 수행하며, 그 횟수 및 각도를 다양하게 변경시켜 수행하며,
상기 제2 레지스트막 패턴간의 피치는 A 이고, 제1 레지스트막 패턴간의 피치는 A/2 이고,
상기 제1레지스트막 패턴을 형성하는 단계는 O2 플라즈마를 이용하여 상기 제1레지스트막을 선택 식각하며,
상기 피식각층은 금속막 또는 층간절연막인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시하는 단면도이다.
도 1a 를 참조하면, 반도체 기판(10) 상의 피식각층(미도시) 상부에 폴리실리콘막 또는 질화막을 증착하여 제1하드마스크막(12)을 형성한다. 상기 피식각층은 금속막 또는 층간 절연막일 수 있다.
도 1b 를 참조하면, 제1하드마스크막(12) 상에 365㎚ 파장의 i-라인 레지스트 조성물을 도포하여 제1레지스트막(14)을 형성한다.
제1레지스트막(14) 상부에 산화막 또는 질화막을 0.02㎛ 내지 0.2㎛ 두께로 증착하여 제2하드마스크막(16)을 형성한다.
제2하드마스크막(16)의 두께는 후속의 이온 주입 공정을 고려하여 결정하는 것으로, 제2하드마스크막(16)의 두께를 0.02㎛ 내지 0.2㎛ 로 함으로써, 후속의 이온 주입 공정시 이온 주입의 각도를 조절할 수 있고, 그 결과 주입되는 이온의 분포를 조절할 수가 있다.
도 1c 를 참조하면, 제2하드마스크막(16) 상에 193㎚ 파장의 ArF 레지스트 조성물을 도포하여 제2레지스트막(미도시)을 형성한 후, 노광 마스크(미도시)를 이용한 사진 식각 공정으로 상기 제2레지스트막을 선택적으로 식각하여 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 제2레지스트막 패턴(18)을 형성한다.
도 1d 를 참조하면, 제2레지스트막 패턴(18)을 식각 마스크로 하부의 제2하드마스크막(16)을 식각하여 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 제2하드마스크막 패턴(16a)을 형성한다.
다음, 남아 있는 제2레지스트막 패턴(18)을 O2 플라즈마를 이용하여 모두 제거한다.
도 1e 를 참조하면, 제2하드마스크막 패턴(16a)을 이온 주입 마스크로 하여 제1레지스트막(14)에 경사 이온 주입 공정을 일정 각도로 조절해 수행하여 제1레지스트막(14)을 부분적으로 경화시킴으로써, 제1레지스트막(14)의 일부에 이온 주입층(20)을 형성한다.
이때, 제2하드마스크막 패턴(16a)에 인접하는 제1레지스트막(14)의 경우 제2하드마스크막 패턴(16a)에 의해 가려져서 인 (P) 또는 붕소 (B) 가 거의 주입되지 않는다.
상기 이온 주입 공정은 이온 주입 소스인 인 (P) 또는 붕소 (B) 를 1e10 내지 1e18의 주입량으로 8KeV 내지 40KeV 의 에너지를 이용하여 수행하는 것이 바람직한데, 이는 일정 수준 이상으로 인 (P) 또는 붕소 (B) 를 주입시킴으로써 후속의 O2 플라즈마를 이용한 식각 공정시 이온 주입층(20)이 제거되지 않도록 하기 위함이 다.
또한, 상기 이온 주입 공정은 그 횟수 및 이온 주입시의 각도를 다양하게 변경시켜 수행함으로써, 이온 주입층(20)의 이온 분포를 조절할 수 있다.
바람직하게는 이온 주입시의 각도를 초기 수행 각도에 대해 180도 바꾸어서 다시 진행함으로써, 인 (P) 또는 붕소 (B) 의 분포가 가운데에 집중되도록 할 수 있다.
뿐만 아니라, 상기 이온 주입 공정에 있어서는 상기에서 언급한 바와 같이 제2하드마스크막(16)의 두께를 0.02㎛ 내지 0.2㎛ 로 함으로써, 이온 주입의 각도를 조절할 수 있고, 그 결과 주입되는 이온의 분포를 조절할 수가 있다.
도 1f 를 참조하면, 제2하드마스크막 패턴(16a) 및 이온 주입층(20)을 식각 마스크로 하고, O2 플라즈마를 이용하여 제1레지스트막(14)을 제거하는데, 이때 이온 주입층(20)은 상기 O2 플라즈마에 의해 영향을 받지 않기 때문에 라인 형태의 제1레지스트막 패턴(14a)이 형성된다.
이때, 제2레지스트막 패턴(18)간의 피치를 A 라고 하는 경우, 제1레지스트막 패턴(14a)간의 피치는 A/2 가 된다.
다음, 남아 있는 제2하드마스크막 패턴(16a) 및 제1레지스트막 패턴(14a)을 O2 플라즈마를 이용하여 모두 제거한다.
도 1g 를 참조하면, 이온 주입층(20)을 식각 마스크로 하여 하부의 제1하드마스크막(12)을 식각함으로써, 제1하드마스크막 패턴(12a)을 패턴간 피치가 A/2 가 되도록 형성할 수 있다.
마지막으로, 제1하드마스크막 패턴(12a)을 식각 마스크로 하여 그 하부의 피식각층인 금속막 또는 층간 절연막을 선택 식각함으로써, 패턴간 피치가 A/2 로 축소된 금속 패턴 또는 층간 절연막 패턴을 형성할 수 있다.
다시 말해, 본 발명에서는 층간 절연막을 패터닝하거나 금속 패턴 형성을 위한 공정시 패턴의 크기 축소가 가능해진다.
한편, 본 발명의 바람직한 실시 형태는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 패턴 형성 방법에 따르면, 이중 패터닝 방법을 이용한 패턴 형성시 나타나는 단점인 오버레이에 의한 CD 의 불균일을 방지할 수 있고, 아울러 스페이서가 수직한 모양으로 형성되지 못하여 발생하는 프로파일의 불량 역시 제거함으로써, 해상력 이하의 미세 패턴을 안정적으로 형성시킬 수 있다.

Claims (10)

  1. 반도체 기판 상의 피식각층 상부에 제1하드마스크막, 제1레지스트막 및 제2하드마스크막을 순차적으로 형성하는 단계;
    상기 제2하드마스크막 상에 제2레지스트막 패턴을 형성하는 단계;
    상기 제2레지스트막 패턴을 식각 마스크로 하여 제2하드마스크막 패턴을 형성하는 단계;
    상기 제2하드마스크막 패턴을 이온 주입 마스크로 하여 상기 제1레지스트막에 경사 이온 주입 공정을 수행하여 제1레지스트막 일부에 이온 주입층을 형성하는 단계; 및
    상기 제2하드마스크막 패턴 및 이온 주입층을 식각 마스크로 상기 제1레지스트막을 선택 식각하여 제1레지스트막 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1하드마스크막은 폴리실리콘막 또는 질화막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제2하드마스크막은 산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2하드마스크막의 두께는 0.02㎛ 내지 0.2㎛ 인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제2레지스트막 패턴은 1 : 3 크기 비율의 라인 패턴 및 스페이스 패턴의 형태를 갖는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 이온 주입 공정은 이온 주입 소스인 인 (P) 또는 붕소 (B) 를 1e10 내지 1e18의 주입량으로 8KeV 내지 40KeV 의 에너지를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 이온 주입 공정은 그 횟수 및 각도를 다양하게 변경시켜 수행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 제2 레지스트막 패턴간의 피치는 A 이고, 제1 레지스트막 패턴간의 피치는 A/2 인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 제1레지스트막 패턴을 형성하는 단계는 O2 플라즈마를 이용하여 상기 제1레지스트막을 선택 식각하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 피식각층은 금속막 또는 층간절연막인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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