KR20080083817A - 반도체 소자의 패턴 형성 방법 - Google Patents

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KR20080083817A
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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 피식각층이 구비된 반도체 기판 상에 더미 홀 (dummy hole)로 예정된 영역을 덮는 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴 상부를 포함하는 피식각층 상부에 제 1 감광막 패턴을 형성하는 단계와, 상기 제 1 감광막 패턴을 레지스트 플로우하여 제 2 감광막 패턴을 형성하는 단계와, 상기 제 2 감광막 패턴을 콘택 마스크로 하여 피식각층을 선택 식각함으로써, 더미 홀로 예정된 영역 이외의 영역에 피식각층 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING PATTERNS OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시하는 단면도이다.
도 2 는 본 발명에 따른 도 1e 에 대한 평면도이다.
도 3 은 본 발명에 따른 도 1f 에 대한 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체 기판 12 : 피식각층
12a : 피식각층 패턴 14 : 하드마스크막
14a : 하드마스크막 패턴 16, 18a, 18b : 감광막 패턴
20 : 콘택홀 패턴 영역 30 : 더미 패턴 영역
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 소자의 고집적화에 충분한 패턴 크기를 형성하기 위해 감광막의 레지스트 플로우 공정을 수행함에 있어 하드마스크막을 적용함으로써, 레지스트 플로우 공정 후에도 원하는 콘택홀 패턴을 형성할 수 있는 방법에 관한 것이다.
레지스트 플로우 공정 (resist flow process)은 근래에 많은 발전을 이루어 현재 양산 공정에 도입중인 공정 기술로서, 노광 공정과 현상 공정을 실시하여 노광 장비의 분해능 정도의 감광제를 이용하여 감광막 패턴을 형성한 다음, 감광제의 유리전이 온도 이상으로 열에너지를 인가하여 감광막 패턴이 열 유동 (thermal flow)되도록 하는 공정을 의미한다. 이 때 공급된 열에너지에 의해 이미 형성된 감광막 패턴은 원래의 크기를 감소하는 방향으로 열 유동하여 최종적으로 집적 공정에 요구되는 미세 패턴을 얻게 된다.
상기한 바와 같이 종래 기술에 따른 감광막의 레지스트 플로우 공정은 콘택홀 패턴의 해상도를 향상시킬 수 있는 효과적인 방법이지만, 특히 비트라인 콘택홀과 같이 콘택 어레이 (array)가 불규칙한 구조를 갖는 패턴의 경우, 콘택홀 주변의 레지스트 양이 각각 서로 달라 레지스트 플로우 공정을 적용하면 콘택홀이 찌그러진 모양을 갖게 되기 때문에, 레지스트 플로우 공정을 적용하는 것이 쉽지 않다.
한편, 상기 문제점을 해결하기 위해 유사한 패턴 밀도를 갖는 콘택홀들을 모아 별개의 마스크로 구성함으로써, 감광막의 레지스트 플로우 공정에 적합하도록 하는 방법이 제안되었다. 그러나, 이러한 방법은 마스크의 수가 증가되고 그에 따른 후속 공정이 추가되어 공정이 복잡해지고 공정의 신뢰성이 저하되며 생산 비용이 증가되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 반도체 기판 상 에 더미 홀 (dummy hole)로 예정된 영역을 덮는 하드마스크막 패턴을 형성한 다음, 레지스트 플로우 공정을 수행하여 더미 홀로 예정된 영역 이외의 영역에만 피식각층 패턴을 형성함으로써, 레지스트 플로우 공정을 이용하여 반도체 소자의 고집적화에 충분한 크기의 패턴을 형성할 수 있는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다:
피식각층이 구비된 반도체 기판 상에 더미 홀 (dummy hole)로 예정된 영역을 덮는 하드마스크막 패턴을 형성하는 단계와,
상기 하드마스크막 패턴 상부를 포함하는 피식각층 상부에 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 레지스트 플로우하여 제 2 감광막 패턴을 형성하는 단계와,
상기 제 2 감광막 패턴을 콘택 마스크로 하여 피식각층을 선택 식각함으로써, 더미 홀로 예정된 영역 이외의 영역에 피식각층 패턴을 형성하는 단계.
상기 하드마스크막 패턴은 실리콘산화질화물, 폴리실리콘 및 질화물로 이루어진 군으로부터 선택되는 물질로 이루어지고,
상기 제 1 감광막 패턴을 형성하는 단계는 KrF (248nm), ArF (193nm), VUV (157nm), EUV (13nm), E-빔, X-선 및 이온 빔으로 이루어진 군으로부터 선택되는 노광원을 이용하여 포토리소그래피 공정으로 형성하며,
상기 제 1 감광막 패턴의 레지스트 플로우 공정은 레지스트 플로우용 포토레지스트 수지의 유리 전이 온도 이상으로 열에너지를 인가하고,
상기 제 1 감광막 패턴의 레지스트 플로우 공정의 온도는 바람직하게는 120 ~ 190℃, 더욱 바람직하게는 140 ~ 170℃ 이며,
상기 제 1 감광막 패턴은 균일한 크기 및 간격으로 배열된 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시 형태를 설명하면 다음과 같다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시하는 단면도이다.
도 1a 를 참조하면, 소정의 하부 구조를 구비하는 반도체 기판(10) 상부에 산화막, 질화막, 금속막 등의 피식각층(12)을 형성한 다음, 피식각층(12) 상부에 실리콘산화질화물, 폴리실리콘 및 질화물로 이루어진 군으로부터 선택되는 물질을 0.03 내지 0.5㎛ 의 두께로 증착하여 하드마스크막(14)을 형성한다.
도 1b 를 참조하면, 하드마스크막(14) 상부에 감광막(미도시)을 형성한 다음, 노광 마스크(미도시)를 이용한 사진 식각공정으로 상기 감광막을 선택적으로 식각하여 감광막(16a) 패턴을 형성한다. 이때 상기 감광막 패턴(16a)은 더미 홀로 예정된 영역을 덮는 위치에 형성한다.
도 1c 를 참조하면, 감광막 패턴(16a)을 식각 마스크로 하부의 하드마스크 막(14)을 선택 식각함으로써, 더미 홀로 예정된 영역을 덮는 하드마스크막 패턴(14a)을 형성한다.
도 1d 를 참조하면, 하드마스크막 패턴(14a) 상부를 포함하는 피식각층(12) 상부에 레지스트 플로우 공정용 포토레지스트 수지를 도포한 다음, 베이크하여 감광막(미도시)을 형성한다.
다음, KrF (248nm), ArF (193nm), VUV (157nm), EUV (13nm), E-빔, X-선 및 이온 빔으로 이루어진 군으로부터 선택되는 노광원을 이용하고, 노광 마스크(미도시)를 이용한 사진 식각공정으로 상기 감광막을 선택적으로 식각하여 균일한 크기 및 간격으로 배열된 복수개의 개구부를 구비한 감광막(18a) 패턴을 형성한다.
이때, 상기 레지스트 플로우 공정용 포토레지스트 수지로는 대한민국 공개특허공보 제02-31220호(2002.5.1.공개), 제02-37979호(2002.5.23.공개), 제01-39296호(2001.5.15.공개), 제01-51383호(2001.6.25.공개), 제01-97058호(2001.11.8.공개) 및 제01-112765호(2001.12.22.공개)에 개시된 것을 사용하는 것이 바람직하다.
도 1e 를 참조하면, 감광막(18a) 패턴을 형성하는 상기 레지스트 플로우 공정용 포토레지스트 수지의 유리 전이 온도 이상으로 열에너지를 인가하기 위하여, 120 ~ 190℃, 바람직하게는 140 ~ 170℃ 온도의 핫 플레이트 상에서 85 ~ 95 초 동안 감광막 패턴(18a)에 레지스트 플로우 공정을 실시하여, 상기 개구부의 크기가 감소된 감광막 패턴(18b)을 형성한다.
도 2 는 상기 도 1e 에 대한 평면도로서, 감광막(18b) 패턴을 형성함으로 인해, 반도체 기판(10) 상에 콘택홀 패턴 영역(20)과 더미 패턴 영역(30)이 형성된 것을 나타낸다.
도 1f 를 참조하면, 감광막 패턴(18b)을 콘택 마스크로 하여 피식각층(12)을 선택 식각함으로써, 더미 홀로 예정된 영역은 하드마스크막(14a)에 의해 보호되므로, 더미 홀로 예정된 영역 이외의 영역에만 피식각층 패턴(12a)이 형성된다.
도 3 은 상기 도 1f 에 대한 평면도로서, 피식각층 패턴(12a)이 형성함으로 인해, 반도체 기판(10) 상에 콘택홀 패턴 영역(20)만이 형성된 것을 나타낸다.
상기한 바와 같이, 본 발명에서는 반도체 기판 상에 더미 홀로 예정된 영역을 덮는 하드마스크막 패턴을 형성한 다음, 그 전체 표면 상부에 균일한 크기의 제 1 감광막 패턴을 형성하고, 레지스트 플로우 공정을 실시함으로써 그 크기가 감소된 제 2 감광막 패턴을 이용하여, 하부의 피식각층을 선택 식각하는 것이다. 다시 말해, 본 발명에서는 레지스트 플로우 공정을 이용하여 반도체 소자의 고집적화에 충분한 미세 크기의 패턴을 형성할 수 있다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 패턴 형성 방법에 따르면, 레지스트 플로우 공정을 이용하여 반도체 소자의 고집적화에 충분한 크기의 미세 패턴을 형성할 수 있어, 공정을 단순화시키고, 그에 따른 생산비용을 절감 할 수 있어 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 피식각층이 구비된 반도체 기판 상에 더미 홀 (dummy hole)로 예정된 영역을 덮는 하드마스크막 패턴을 형성하는 단계와,
    상기 하드마스크막 패턴 상부를 포함하는 피식각층 상부에 제 1 감광막 패턴을 형성하는 단계와,
    상기 제 1 감광막 패턴을 레지스트 플로우하여 제 2 감광막 패턴을 형성하는 단계와,
    상기 제 2 감광막 패턴을 콘택 마스크로 하여 피식각층을 선택 식각함으로써, 더미 홀로 예정된 영역 이외의 영역에 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 하드마스크막 패턴은 실리콘산화질화물, 폴리실리콘 및 질화물로 이루어진 군으로부터 선택되는 물질로 이루어진 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 감광막 패턴을 형성하는 단계는 KrF (248nm), ArF (193nm), VUV (157nm), EUV (13nm), E-빔, X-선 및 이온 빔으로 이루어진 군으로부터 선택되는 노광원을 이용하여 포토리소그래피 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 감광막 패턴의 레지스트 플로우 공정은 레지스트 플로우용 포토레지스트 수지의 유리 전이 온도 이상으로 열에너지를 인가하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 감광막 패턴의 레지스트 플로우 공정의 온도는 120 ~ 190℃ 인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 제 1 감광막 패턴의 레지스트 플로우 공정의 온도는 140 ~ 170℃ 인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 감광막 패턴은 균일한 크기 및 간격으로 배열된 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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