JP6892889B2 - 高耐圧半導体素子及びその製造方法 - Google Patents
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Description
本発明の第1態様は、1つのソース部と、前記ソース部の周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域と、前記ソース部を挟んで設けられた2つのゲート部と、を備え、前記ゲート部の間隔は、1.2μm以上であって2.2μm以下の範囲内において設定された第1距離に設定されている高耐圧半導体素子である。
以下に、本発明に係る高耐圧半導体素子及びその製造方法の第1実施形態について、図面を参照して説明する。
図1は、本発明の第1実施形態に係る高耐圧半導体素子1の断面図である。図2は、本発明の第1実施形態に係る高耐圧半導体素子1の平面図である。なお、図1の断面図は、図2の平面図におけるa−a面における断面図である。図1及び図2に示すように、本実施形態に係る高耐圧半導体素子1は、ソース部Sと、ゲート部Gと、ドレイン部Dと、ウェル部Wとを備えるMOS構造の半導体素子である。なお、本実施形態における高耐圧半導体素子1は、1つのトランジスタのゲートを分割した場合(マルチフィンガ型)であっても、異なる目的のトランジスタのソース部Sを共通化した場合であっても使用することができる。
図6−11は、高耐圧半導体素子1の各製造工程を示した図である。図6は、N−ドリフト注入工程を示した図である。図7は、P−ウェル注入工程を示した図である。図8は、アニール工程を示した図である。図9は、STI−ゲート形成工程を示した図である。図10は、ソース/ドレイン形成工程を示した図である。図11は、絶縁膜等形成工程を示した図である。なお、本実施形態では、HVNMOS(P型基板Psub)を形成する場合について説明するが、HVPMOSを形成する場合についても同様に適用することが可能である。
次に、本発明の第2実施形態に係る高耐圧半導体素子及びその製造方法について説明する。
本実施形態では、ゲート部Gの間隔を製造誤差も考慮して設計する場合について説明する。以下、本実施形態に係る高耐圧半導体素子及びその製造方法について、第1実施形態と異なる点について主に説明する。
CT :コンタクト
D :ドレイン部
DD :拡散長
FD :第1距離
G :ゲート部
GO :ゲート酸化膜
GR :ガードリング
I :注入領域
IF :絶縁膜
ND :N−ドリフト領域
PW :ウェル不純物領域
PS :ポリシリコン
PR :レジストパターン
S :ソース部
SD :第2距離
W :ウェル部
Claims (6)
- 1つのソース部と、
前記ソース部の周りに設けられており、シリコン基板に対して不純物の濃度が高いウェル不純物領域と、
前記ソース部を挟んで設けられた2つのゲート部と、
を備え、
前記ゲート部の間隔は、1.2μm以上であって2.2μm以下の範囲内において設定された第1距離に設定されており、
前記第1距離は、前記ウェル不純物領域に対して注入された不純物のアニール工程における拡散長以上に設定されており、
シリコン基板表面における前記ゲート部で挟まれた領域には前記ソース部のみが形成されている高耐圧半導体素子。 - 前記第1距離は、1.3μm以上であって2.0μm以下の範囲内において設定される請求項1に記載の高耐圧半導体素子。
- 前記ゲート部の間隔は、前記ウェル不純物領域において前記不純物が注入される注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第1距離より短い第2距離に設定されており、前記第2距離は、0.8μm以上であって2.0μm以下の範囲内において設定される請求項1または2に記載の高耐圧半導体素子。
- シリコン基板の表面における所定の注入領域へ不純物を注入する注入工程と、
前記シリコン基板に対して熱処理を行うアニール工程と、
前記シリコン基板上において、前記シリコン基板の表面に対して垂直であり前記注入領域の中心点を通る軸に対して対向しており、1.2μm以上であって2.2μm以下の範囲内において設定された第1距離の間隔をあけて2つのゲート部を形成するゲート形成工程と、
前記ゲート部の間の領域にソース部を形成するソース形成工程と、
を有し、
前記第1距離は、前記注入領域に対して注入された不純物の前記アニール工程における拡散長以上に設定されており、
シリコン基板表面における前記ゲート部で挟まれた領域には前記ソース部のみが形成される高耐圧半導体素子の製造方法。 - 前記第1距離は、1.3μm以上であって2.0μm以下の範囲内において設定される請求項4に記載の高耐圧半導体素子の製造方法。
- 前記ゲート部の間隔は、前記注入領域と前記ゲート部とが重複する場合には、重複する長さだけ前記第1距離より短い第2距離に設定されており、前記第2距離は、0.8μm以上であって2.0μm以下の範囲内において設定される請求項4または5に記載の高耐圧半導体素子の製造方法。
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