JPH04116969A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04116969A JPH04116969A JP2237425A JP23742590A JPH04116969A JP H04116969 A JPH04116969 A JP H04116969A JP 2237425 A JP2237425 A JP 2237425A JP 23742590 A JP23742590 A JP 23742590A JP H04116969 A JPH04116969 A JP H04116969A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 29
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 abstract description 17
- 230000006378 damage Effects 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract 1
- 230000003685 thermal hair damage Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 34
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に入出力保護回路を有
する半導体装置に関する。
する半導体装置に関する。
ＭＯＳ）ランジスタ回路の入出力保護回路は一般に第２
図に示すように、入出力保護回路の保護素子としてエン
ハンスメント型のＰチャネルＭＯＳトランジスタロ１と
ＮチャネルＭＯ５）ランジスタＱ２とを電源１２とパッ
ド３０間及びパ・７ド３０とＧＮＤ １３閏の夫々に接
続することで、ノ（ラド３０に過大電圧が加わった場合
、その流れる電流をトランジスタＱ１とＱ２とに流し、
過大電圧の内部回路への影響を防いでいる。
図に示すように、入出力保護回路の保護素子としてエン
ハンスメント型のＰチャネルＭＯＳトランジスタロ１と
ＮチャネルＭＯ５）ランジスタＱ２とを電源１２とパッ
ド３０間及びパ・７ド３０とＧＮＤ １３閏の夫々に接
続することで、ノ（ラド３０に過大電圧が加わった場合
、その流れる電流をトランジスタＱ１とＱ２とに流し、
過大電圧の内部回路への影響を防いでいる。
ここで、パッド３０と内部回路との接続を、アルミニウ
ム配線で直接行なった場合には、パッド３０に瞬間的に
過大電圧が加わるとその電圧がアルミニウム配線の抵抗
が小さい（シート抵抗６０ｍΩ／口）ため、内部回路に
も瞬間的に加わり、内部回路素子の破壊につながる。
ム配線で直接行なった場合には、パッド３０に瞬間的に
過大電圧が加わるとその電圧がアルミニウム配線の抵抗
が小さい（シート抵抗６０ｍΩ／口）ため、内部回路に
も瞬間的に加わり、内部回路素子の破壊につながる。
第３図（ａ）〜（Ｃ）は従来の半導体装置の一例を示す
レイアウト図及びＥ−Ｅ’線断面拡大図及びＦ−Ｆ’線
断面拡大図である。
レイアウト図及びＥ−Ｅ’線断面拡大図及びＦ−Ｆ’線
断面拡大図である。
第３図（ａ）〜（ｃ）に示すように、パッド３０と内部
回路との接続をコンタクトホール１１によりＮ＋型型数
散層３ｂはＰ＋型拡散層４ａを介してアルミニウム配線
７ａ、７ｂで行なうことて、第２図に示す様に、拡散抵
抗Ｒｓ 、 Ｒ２を設け、抵抗Ｒ１、Ｒ２とその接合容
量により内部回路に瞬間的に過大電圧が加わらないよう
にしている。同様に拡散抵抗Ｒ３，Ｒ４についても、Ｐ
チャネルＭＯＳトランジスタＱｌ及びＮチャネルＭＯＳ
）ランジスタＱ２のゲート電極５ｂ、５ａ直下のゲート
絶縁膜破壊保護の為に入れている。
回路との接続をコンタクトホール１１によりＮ＋型型数
散層３ｂはＰ＋型拡散層４ａを介してアルミニウム配線
７ａ、７ｂで行なうことて、第２図に示す様に、拡散抵
抗Ｒｓ 、 Ｒ２を設け、抵抗Ｒ１、Ｒ２とその接合容
量により内部回路に瞬間的に過大電圧が加わらないよう
にしている。同様に拡散抵抗Ｒ３，Ｒ４についても、Ｐ
チャネルＭＯＳトランジスタＱｌ及びＮチャネルＭＯＳ
）ランジスタＱ２のゲート電極５ｂ、５ａ直下のゲート
絶縁膜破壊保護の為に入れている。
ここで、拡散抵抗Ｒ１，Ｒ３の値は、Ｐ＋型拡散層４ａ
のシート抵抗が約８０Ω／口であり、抵抗の縦横比が１
．０であることから、約８０Ω前後となる。また拡散抵
抗Ｒ２，Ｒ４の値については、Ｎ“型拡散層３ｂのシー
ト抵抗が約４０Ω／口であることから４０Ω前後となる
。
のシート抵抗が約８０Ω／口であり、抵抗の縦横比が１
．０であることから、約８０Ω前後となる。また拡散抵
抗Ｒ２，Ｒ４の値については、Ｎ“型拡散層３ｂのシー
ト抵抗が約４０Ω／口であることから４０Ω前後となる
。
上述した従来の半導体装置は、入出力保護回路を第４図
に示すような第１の内部回路（ゲート入力）に接続した
場合、過大電圧がパッド３０に加わった時に流れる電流
は拡散抵抗Ｒ１，Ｒ２には流れずＰチャネルＭＯ３）−
ランジスタＱ１もしくはＮチャネルＭＯＳトランジスタ
ロ２を通して電源１２．ＧＮＤ１３へ流れる。
に示すような第１の内部回路（ゲート入力）に接続した
場合、過大電圧がパッド３０に加わった時に流れる電流
は拡散抵抗Ｒ１，Ｒ２には流れずＰチャネルＭＯ３）−
ランジスタＱ１もしくはＮチャネルＭＯＳトランジスタ
ロ２を通して電源１２．ＧＮＤ１３へ流れる。
しかし第５図に示す第２の内部回路の様な拡散層に入出
力保護回路を接続した場合、トランジスタＱｓ、Ｑ６の
動作状態（ゲート電圧レベルＸ。
力保護回路を接続した場合、トランジスタＱｓ、Ｑ６の
動作状態（ゲート電圧レベルＸ。
Ｙによって決まる）によって、パット３０に加わった過
大電圧による電流は拡散抵抗Ｒ，，Ｒ２とトランジスタ
Ｑ、もしくはトランジスタＱ６を通して電源１２．ＧＮ
Ｄ１３へ流れてしまう。つまり第３図（ｂ）、（ｃ）に
おいて、コンタクトホール１１下部の小面積のＮ＋型型
数散層３ｂびＰ＋型拡散層４ａ部に電流が集中する為拡
散層の熱的破壊が発生しやすいという欠点がある。
大電圧による電流は拡散抵抗Ｒ，，Ｒ２とトランジスタ
Ｑ、もしくはトランジスタＱ６を通して電源１２．ＧＮ
Ｄ１３へ流れてしまう。つまり第３図（ｂ）、（ｃ）に
おいて、コンタクトホール１１下部の小面積のＮ＋型型
数散層３ｂびＰ＋型拡散層４ａ部に電流が集中する為拡
散層の熱的破壊が発生しやすいという欠点がある。
本発明の半導体装置は、入出力パッドと高電位側又は低
電位側電源との間にＭＯＳトランジスタを保護素子とし
て接続した半導体装置において、前記入出力パッドと複
数の第１のコンタクトホールを介して前記ＭＯＳトラン
ジスタの拡散層と接続する第１の配線と、前記第１の配
線に沿って配置し且つ第１のコタクトホールと等間隔に
設けた複数の第２のコンタクトホールを介して前記拡散
層と内部回路を接続する第２の配線とを備えている。
電位側電源との間にＭＯＳトランジスタを保護素子とし
て接続した半導体装置において、前記入出力パッドと複
数の第１のコンタクトホールを介して前記ＭＯＳトラン
ジスタの拡散層と接続する第１の配線と、前記第１の配
線に沿って配置し且つ第１のコタクトホールと等間隔に
設けた複数の第２のコンタクトホールを介して前記拡散
層と内部回路を接続する第２の配線とを備えている。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を示すレイア
ウト図及びＡ−Ａ’線断面拡大図及びＢ−Ｂ’線断面拡
大図及びｃ−ｃ’線断面拡大図及びＤ−Ｄ’線断面拡大
図である。
ウト図及びＡ−Ａ’線断面拡大図及びＢ−Ｂ’線断面拡
大図及びｃ−ｃ’線断面拡大図及びＤ−Ｄ’線断面拡大
図である。
第１図（ａ）〜（ｅ）に示すように、Ｐ型シリコン基板
１の表面にフィールド酸化膜２を設けて第１及び第２の
素子形成領域を区画しご第２の素子形成領域にＮ型ウェ
ル８を設ける０次に、第１及び第２の素子形成領域の表
面に設けたゲート酸化膜の上に選択的にゲート電極５を
設け、ゲート電極５に整合して第１の素子形成領域にＮ
＋型型数散層３ａ３ｂ及び第２の素子形成領域にＰ＋型
拡散層４ａ、４ｂを夫々に設け、ＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタを構成する
。次に、ゲート電極５を含む表面に眉間絶縁膜６を設け
、眉間絶縁膜６に設けたコンタクトホール１１を介して
Ｐ＋型拡散層４ｂと電源１２とを接続するアルミニウム
配線７Ｃと、Ｐ＋型拡散層４ａ及びＮ＋型型数散層３ｂ
パッド３０とを接続するアルミニウム配線７ｂと、Ｎ＋
型型数散層３ａＧＮＤとを接続するアルミニウム配線７
ｄと、アルミニウム配線７ｂに沿って配置し、Ｐ＋型拡
散層４ａ及びＮ１型拡散層３ｂと内部回路を接続するア
ルミニウム配線７ａと、ゲート電極５とＰ＋型拡散層４
ｂの一部を接続するアルミニウム配線７ｅと、ゲート電
極５とＮ＋型型数散層３ａ一部とを接続するアルミニウ
ム配線７ｆとを有して保護回路を構成する。
１の表面にフィールド酸化膜２を設けて第１及び第２の
素子形成領域を区画しご第２の素子形成領域にＮ型ウェ
ル８を設ける０次に、第１及び第２の素子形成領域の表
面に設けたゲート酸化膜の上に選択的にゲート電極５を
設け、ゲート電極５に整合して第１の素子形成領域にＮ
＋型型数散層３ａ３ｂ及び第２の素子形成領域にＰ＋型
拡散層４ａ、４ｂを夫々に設け、ＮチャネルＭＯＳトラ
ンジスタ及びＰチャネルＭＯＳトランジスタを構成する
。次に、ゲート電極５を含む表面に眉間絶縁膜６を設け
、眉間絶縁膜６に設けたコンタクトホール１１を介して
Ｐ＋型拡散層４ｂと電源１２とを接続するアルミニウム
配線７Ｃと、Ｐ＋型拡散層４ａ及びＮ＋型型数散層３ｂ
パッド３０とを接続するアルミニウム配線７ｂと、Ｎ＋
型型数散層３ａＧＮＤとを接続するアルミニウム配線７
ｄと、アルミニウム配線７ｂに沿って配置し、Ｐ＋型拡
散層４ａ及びＮ１型拡散層３ｂと内部回路を接続するア
ルミニウム配線７ａと、ゲート電極５とＰ＋型拡散層４
ｂの一部を接続するアルミニウム配線７ｅと、ゲート電
極５とＮ＋型型数散層３ａ一部とを接続するアルミニウ
ム配線７ｆとを有して保護回路を構成する。
ここで、内部回路に接続するアルミニウム配線７ａをパ
ッドに接続するアルミニウム配線７ｂに沿って配置し、
且つアルミニウム配置！ ７ ａのコンタクトホール１
１とアルミニウム配線７ｂのコンタクトホール１１との
間隔を夫々等間隔にすることで、Ｎ”型拡散層３ｂ及び
Ｐ°型拡散層４ａ上に開口されるコンタクトホール１１
の数が増加すると、入出力電流が流れる拡散層の断面積
も増加するという構造にしている。つまり、第５図に示
す第２の内部回路の様な拡散層に、本発明の入出力保護
回路を接続した場合、トランジスタＱ５Ｑ６の動作状態
（ゲート電圧レベルＸ、Ｙによって決まる）によって、
パッド３ｏに加わった過大電圧による電流は、拡散抵抗
Ｒ１，Ｒ２とトランジスタＱ５もしくはトランジスタＱ
６を通して電源１２又はＧＮＤ １ Ｂへと流れる。こ
の電流は、第１図（ｂ）、（ｃ）、（ｄ）、（ｅ）のＮ
＋型型数散層３ｂびＰ＋型拡散層４ａ４′−流れること
がら、それら拡散層上のコンタクトホール１１を多数形
成すれば、拡散層に流れる＠流密度は小さくなり、電流
集中による拡散層の熱的破壊が発生しにくくなる。
ッドに接続するアルミニウム配線７ｂに沿って配置し、
且つアルミニウム配置！ ７ ａのコンタクトホール１
１とアルミニウム配線７ｂのコンタクトホール１１との
間隔を夫々等間隔にすることで、Ｎ”型拡散層３ｂ及び
Ｐ°型拡散層４ａ上に開口されるコンタクトホール１１
の数が増加すると、入出力電流が流れる拡散層の断面積
も増加するという構造にしている。つまり、第５図に示
す第２の内部回路の様な拡散層に、本発明の入出力保護
回路を接続した場合、トランジスタＱ５Ｑ６の動作状態
（ゲート電圧レベルＸ、Ｙによって決まる）によって、
パッド３ｏに加わった過大電圧による電流は、拡散抵抗
Ｒ１，Ｒ２とトランジスタＱ５もしくはトランジスタＱ
６を通して電源１２又はＧＮＤ １ Ｂへと流れる。こ
の電流は、第１図（ｂ）、（ｃ）、（ｄ）、（ｅ）のＮ
＋型型数散層３ｂびＰ＋型拡散層４ａ４′−流れること
がら、それら拡散層上のコンタクトホール１１を多数形
成すれば、拡散層に流れる＠流密度は小さくなり、電流
集中による拡散層の熱的破壊が発生しにくくなる。
以上説明したように本発明は、入出力パッドと複数の第
１のコンタクトホールを介して拡散層と接続する第１の
配線と、第１の配線に沿って配置し且つ第１のコンタク
トホールと等間隔に設けた複数の第２のコンタクトホー
ルと介して前記拡散層と内部回路を接続する第２の配線
を設けることにより、入出力保護回路に外部から印加さ
れる過大な電気的ストレスで保護回路又は内部回路か破
壊されることを防止できるという効果を有する７
１のコンタクトホールを介して拡散層と接続する第１の
配線と、第１の配線に沿って配置し且つ第１のコンタク
トホールと等間隔に設けた複数の第２のコンタクトホー
ルと介して前記拡散層と内部回路を接続する第２の配線
を設けることにより、入出力保護回路に外部から印加さ
れる過大な電気的ストレスで保護回路又は内部回路か破
壊されることを防止できるという効果を有する７
第１図（ａ）〜＜ｅ）は本発明の一実施例を示すレイア
ウト図及びＡ−Ａ’線断面拡大図及びＢＢ′線断面拡大
図及びｃ−ｃ’線断面拡大図及びＤ−Ｄ’轢断面拡大図
、第２図は入出力保護回路の一例を示す回路図、第３図
（ａ）〜（Ｃ）は従来の半導体装置の一例を示すレイア
ウト図及びＥ−Ｅ’線断面拡大図及びＦ−Ｆ′線断面拡
大図、第４図及び第５図は従来の半導体装置の第１及び
第２の応用例を示す等価回路図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３ａ、３ｂ・・・Ｎ″″型拡散拡散層ａ、４ｂ・・・
Ｐ＋型拡散層、５ａ、５ｂ・・・ゲート電極、６・・・
層間絶縁膜、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ・・
・アルミニウム配線、８・・・Ｎ型ウェル、１１・・・
コンタクトホール、１２・・・電源、１３・・・ＧＮＤ
、３０・・・バデド、Ｑｌ・・・Ｐチャネル間Ｏｓトラ
ンジスタ、Ｑ２・・・ＮチャネルＭＯＳトランジスタ、
Ｒｔ 、Ｒ２、Ｒｓ 、Ｒ４・・・拡散抵抗。
ウト図及びＡ−Ａ’線断面拡大図及びＢＢ′線断面拡大
図及びｃ−ｃ’線断面拡大図及びＤ−Ｄ’轢断面拡大図
、第２図は入出力保護回路の一例を示す回路図、第３図
（ａ）〜（Ｃ）は従来の半導体装置の一例を示すレイア
ウト図及びＥ−Ｅ’線断面拡大図及びＦ−Ｆ′線断面拡
大図、第４図及び第５図は従来の半導体装置の第１及び
第２の応用例を示す等価回路図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３ａ、３ｂ・・・Ｎ″″型拡散拡散層ａ、４ｂ・・・
Ｐ＋型拡散層、５ａ、５ｂ・・・ゲート電極、６・・・
層間絶縁膜、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ・・
・アルミニウム配線、８・・・Ｎ型ウェル、１１・・・
コンタクトホール、１２・・・電源、１３・・・ＧＮＤ
、３０・・・バデド、Ｑｌ・・・Ｐチャネル間Ｏｓトラ
ンジスタ、Ｑ２・・・ＮチャネルＭＯＳトランジスタ、
Ｒｔ 、Ｒ２、Ｒｓ 、Ｒ４・・・拡散抵抗。
Claims (1)
- 入出力パッドと高電位側又は低電位側電源との間にＭ
ＯＳトランジスタを保護素子として接続した半導体装置
において、前記入出力パッドと複数の第１のコンタクト
ホールを介して前記ＭＯＳトランジスタの拡散層と接続
する第１の配線と、前記第１の配線に沿って配置し且つ
第１のコタクトホールと等間隔に設けた複数の第２のコ
ンタクトホールを介して前記拡散層と内部回路を接続す
る第２の配線とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237425A JPH04116969A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237425A JPH04116969A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116969A true JPH04116969A (ja) | 1992-04-17 |
Family
ID=17015167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237425A Pending JPH04116969A (ja) | 1990-09-07 | 1990-09-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296609B1 (ko) * | 1997-03-26 | 2001-09-03 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292357A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 半導体素子 |
| JPH01304778A (ja) * | 1988-06-02 | 1989-12-08 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1990
- 1990-09-07 JP JP2237425A patent/JPH04116969A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292357A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 半導体素子 |
| JPH01304778A (ja) * | 1988-06-02 | 1989-12-08 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296609B1 (ko) * | 1997-03-26 | 2001-09-03 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
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