JPH05150748A - 液晶表示装置及びその駆動回路のための基準電圧供給回路 - Google Patents
液晶表示装置及びその駆動回路のための基準電圧供給回路Info
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- JPH05150748A JPH05150748A JP31667891A JP31667891A JPH05150748A JP H05150748 A JPH05150748 A JP H05150748A JP 31667891 A JP31667891 A JP 31667891A JP 31667891 A JP31667891 A JP 31667891A JP H05150748 A JPH05150748 A JP H05150748A
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Abstract
(57)【要約】
【目的】液晶表示装置に関し、駆動回路におけるラッチ
アップの防止を目的とする。 【構成】液晶素子から成る液晶表示パネルと、ＣＭＯＳ
トランジスタから構成され前記液晶素子を駆動する液晶
駆動回路と、該液晶駆動回路に対し複数の電圧から成る
基準電圧を夫々供給する基準電圧供給ラインとを有する
液晶表示装置において、基準電圧供給ライン相互間に基
準電圧の大きさの順序が反転することを防止する少なく
とも一つの電圧反転防止回路を備えるように構成する。
アップの防止を目的とする。 【構成】液晶素子から成る液晶表示パネルと、ＣＭＯＳ
トランジスタから構成され前記液晶素子を駆動する液晶
駆動回路と、該液晶駆動回路に対し複数の電圧から成る
基準電圧を夫々供給する基準電圧供給ラインとを有する
液晶表示装置において、基準電圧供給ライン相互間に基
準電圧の大きさの順序が反転することを防止する少なく
とも一つの電圧反転防止回路を備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置及びその
駆動回路のための基準電圧供給回路に関し、更に詳しく
は、マルチプレックス駆動方式で駆動される液晶表示装
置及びその液晶駆動回路のための複数の電圧値から成る
基準電圧を供給する基準電圧供給回路に関する。
駆動回路のための基準電圧供給回路に関し、更に詳しく
は、マルチプレックス駆動方式で駆動される液晶表示装
置及びその液晶駆動回路のための複数の電圧値から成る
基準電圧を供給する基準電圧供給回路に関する。
【０００２】液晶表示装置のマルチプレックス駆動方式
は、桁数の多い数字表示のように比較的多数のセグメン
ト電極が配される液晶表示パネル、或いはキャラクタ表
示等でマトリックス電極構成が採用される液晶表示パネ
ルの場合に行なわれる駆動方式であり、時分割駆動方式
ともいわれている。マルチプレックス駆動方式では、電
圧に対する液晶素子の応答が両極性であること及びその
電気光学応答特性が緩慢であることから、クロストーク
現象が生ずることが知られている。
は、桁数の多い数字表示のように比較的多数のセグメン
ト電極が配される液晶表示パネル、或いはキャラクタ表
示等でマトリックス電極構成が採用される液晶表示パネ
ルの場合に行なわれる駆動方式であり、時分割駆動方式
ともいわれている。マルチプレックス駆動方式では、電
圧に対する液晶素子の応答が両極性であること及びその
電気光学応答特性が緩慢であることから、クロストーク
現象が生ずることが知られている。
【０００３】マルチプレックス駆動方式では、上記クロ
ストーク現象を除くために電圧平均化法が用いられ、こ
の場合、表示画素群と非表示画素群の各液晶素子に印加
される交流の実効値電圧ＶS、ＶUS相互を夫々の画素群
中で等しくし、また、表示コントラストを最大にするた
めに、液晶素子の動作しきい値電圧に合わせて夫々特定
の実効値電圧ＶS、ＶUSが採用される。
ストーク現象を除くために電圧平均化法が用いられ、こ
の場合、表示画素群と非表示画素群の各液晶素子に印加
される交流の実効値電圧ＶS、ＶUS相互を夫々の画素群
中で等しくし、また、表示コントラストを最大にするた
めに、液晶素子の動作しきい値電圧に合わせて夫々特定
の実効値電圧ＶS、ＶUSが採用される。
【０００４】
【従来の技術】図４は、従来の液晶表示装置の全体構成
を示すもので、マルチプレックス駆動方式で駆動される
一般的なマトリックス電極構成の液晶表示装置を示すブ
ロック図である。同図において、液晶表示パネル１１
は、液晶駆動回路を成すコモンドライバ１２及びセグメ
ントドライバ１３によってマルチプレックス駆動され、
コモンドライバ１２によって選択された走査行電極と、
セグメントドライバ１３を介して表示のためのデータ信
号が供給される各信号列電極との各交点に配される液晶
素子において、前記データ信号により表示又は非表示の
状態が選択される。
を示すもので、マルチプレックス駆動方式で駆動される
一般的なマトリックス電極構成の液晶表示装置を示すブ
ロック図である。同図において、液晶表示パネル１１
は、液晶駆動回路を成すコモンドライバ１２及びセグメ
ントドライバ１３によってマルチプレックス駆動され、
コモンドライバ１２によって選択された走査行電極と、
セグメントドライバ１３を介して表示のためのデータ信
号が供給される各信号列電極との各交点に配される液晶
素子において、前記データ信号により表示又は非表示の
状態が選択される。
【０００５】双方のドライバ１２、１３には、液晶素子
に所定の実効値電圧を供給するのに必要な基準電圧が基
準電圧発生回路１４から供給されており、この基準電圧
発生回路１４には、ロジック用電源（＋５Ｖ）及び駆動
用電源（−２４Ｖ）から成る電源が供給されている。
に所定の実効値電圧を供給するのに必要な基準電圧が基
準電圧発生回路１４から供給されており、この基準電圧
発生回路１４には、ロジック用電源（＋５Ｖ）及び駆動
用電源（−２４Ｖ）から成る電源が供給されている。
【０００６】コモンドライバ１２及びセグメントドライ
バ１３には、基準電圧発生回路１４を含む基準電圧供給
回路から夫々図示の如く４種類の電圧値Ｖ０、Ｖ１（Ｖ
２）、Ｖ４（Ｖ３）、Ｖ５から成る各基準電圧（括弧内
はセグメントドライバの場合）が供給されており、前記
の如く、表示及び非表示の各液晶素子間において表示コ
ントラストが最大となるように、各基準電圧の夫々の電
圧値が定められている。
バ１３には、基準電圧発生回路１４を含む基準電圧供給
回路から夫々図示の如く４種類の電圧値Ｖ０、Ｖ１（Ｖ
２）、Ｖ４（Ｖ３）、Ｖ５から成る各基準電圧（括弧内
はセグメントドライバの場合）が供給されており、前記
の如く、表示及び非表示の各液晶素子間において表示コ
ントラストが最大となるように、各基準電圧の夫々の電
圧値が定められている。
【０００７】図５は上記液晶表示装置における基準電圧
供給回路の回路構成を示している。同図において、基準
電圧発生回路１４は、その出力である６種類の電圧値Ｖ
０〜Ｖ５から成る基準電圧を、供給される電源＋５Ｖ及
び−２４Ｖの間に配される抵抗Ｒ１〜Ｒ５の分圧回路に
よって得ており、その内基準電圧Ｖ１〜Ｖ４は、そのラ
イン電流によって電圧値が影響されないように、夫々バ
ッファアンプＡＭＰ１〜ＡＭＰ４を介して出力されてい
る。
供給回路の回路構成を示している。同図において、基準
電圧発生回路１４は、その出力である６種類の電圧値Ｖ
０〜Ｖ５から成る基準電圧を、供給される電源＋５Ｖ及
び−２４Ｖの間に配される抵抗Ｒ１〜Ｒ５の分圧回路に
よって得ており、その内基準電圧Ｖ１〜Ｖ４は、そのラ
イン電流によって電圧値が影響されないように、夫々バ
ッファアンプＡＭＰ１〜ＡＭＰ４を介して出力されてい
る。
【０００８】基準電圧Ｖ１及びＶ４の各供給ラインＬ
１、Ｌ４には、夫々バッファアンプＡＭＰ１、ＡＭＰ４
を介して補正電圧が入力されている。この補正電圧は、
液晶素子で発生する尖頭パルスから成る歪波を吸収する
ものであり、液晶素子に歪波が発生するタイミングで発
生し、歪波と逆極性で大きさが同じ尖頭パルスの電圧と
してある。この補正電圧によって、コモンドライバ１２
に与える基準電圧Ｖ１及びＶ４を制御し、液晶素子にお
ける前記歪波を補償することで輝度の揺動を防止してい
る。
１、Ｌ４には、夫々バッファアンプＡＭＰ１、ＡＭＰ４
を介して補正電圧が入力されている。この補正電圧は、
液晶素子で発生する尖頭パルスから成る歪波を吸収する
ものであり、液晶素子に歪波が発生するタイミングで発
生し、歪波と逆極性で大きさが同じ尖頭パルスの電圧と
してある。この補正電圧によって、コモンドライバ１２
に与える基準電圧Ｖ１及びＶ４を制御し、液晶素子にお
ける前記歪波を補償することで輝度の揺動を防止してい
る。
【０００９】図５に示したように、輝度調整トランジス
タＴ１は、電流路が回路電源＋５Ｖ及び−２４Ｖのライ
ン間に抵抗列Ｒ１〜Ｒ５及びダイオードＤと直列回路を
成して配され、ベースに入力される輝度調整電圧に従っ
てそのコレクタ電圧が調節され、その結果、各基準電圧
Ｖ０〜Ｖ５の電圧値を全体的に調整することで、液晶表
示パネルの輝度調整を行なう。
タＴ１は、電流路が回路電源＋５Ｖ及び−２４Ｖのライ
ン間に抵抗列Ｒ１〜Ｒ５及びダイオードＤと直列回路を
成して配され、ベースに入力される輝度調整電圧に従っ
てそのコレクタ電圧が調節され、その結果、各基準電圧
Ｖ０〜Ｖ５の電圧値を全体的に調整することで、液晶表
示パネルの輝度調整を行なう。
【００１０】ロジック用電源（＋５Ｖ）ラインと各基準
電圧（Ｖ０〜Ｖ５）供給ラインＬ０〜Ｌ５との間に挿入
されるキャパシタＣ１〜Ｃ６は夫々、液晶素子の駆動に
際して各基準電圧供給ラインＬ０〜Ｌ５に生ずる電圧揺
動を抑えるために配されており、これらはその目的から
はできるだけＣＶ積の大きなキャパシタが望まれる。
電圧（Ｖ０〜Ｖ５）供給ラインＬ０〜Ｌ５との間に挿入
されるキャパシタＣ１〜Ｃ６は夫々、液晶素子の駆動に
際して各基準電圧供給ラインＬ０〜Ｌ５に生ずる電圧揺
動を抑えるために配されており、これらはその目的から
はできるだけＣＶ積の大きなキャパシタが望まれる。
【００１１】しかし、ＣＶ積の大きなキャパシタはその
コストが嵩むことから、キャパシタのＣＶ積には限界が
あることに加え、特に前記補正電圧が印加される基準電
圧供給ラインＬ１、Ｌ４については、大きなキャパシタ
を配するとその容量のために、入力される補正電圧にラ
イン電圧が追従せず、補正電圧による電圧補正効果を減
ずることから、これら双方の基準電圧供給ラインＬ１、
Ｌ４については、キャパシタＣ２、Ｃ５の容量は逆に小
さく選定する必要もある。
コストが嵩むことから、キャパシタのＣＶ積には限界が
あることに加え、特に前記補正電圧が印加される基準電
圧供給ラインＬ１、Ｌ４については、大きなキャパシタ
を配するとその容量のために、入力される補正電圧にラ
イン電圧が追従せず、補正電圧による電圧補正効果を減
ずることから、これら双方の基準電圧供給ラインＬ１、
Ｌ４については、キャパシタＣ２、Ｃ５の容量は逆に小
さく選定する必要もある。
【００１２】コモンドライバ１２及びセグメントドライ
バ１３は夫々、各基準電圧供給ラインＬ０〜Ｌ５を介し
て供給される基準電圧からその都度特定の基準電圧を選
択して、出力信号ラインを介して各液晶素子の夫々の電
極に逐次伝達しており、その出力段は例えば図８に示し
た如き回路構成の２組のＣＭＯＳトランジスタＰ１、Ｎ
１及びＰ２、Ｎ２によって構成されている。同図で括弧
外はコモンドライバにおける出力段の出力電圧を、括弧
内はセグメントドライバにおける出力段の出力電圧を夫
々示している。
バ１３は夫々、各基準電圧供給ラインＬ０〜Ｌ５を介し
て供給される基準電圧からその都度特定の基準電圧を選
択して、出力信号ラインを介して各液晶素子の夫々の電
極に逐次伝達しており、その出力段は例えば図８に示し
た如き回路構成の２組のＣＭＯＳトランジスタＰ１、Ｎ
１及びＰ２、Ｎ２によって構成されている。同図で括弧
外はコモンドライバにおける出力段の出力電圧を、括弧
内はセグメントドライバにおける出力段の出力電圧を夫
々示している。
【００１３】上記構成により、各ドライバ１２、１３の
出力信号ラインには、ゲ−トの入力信号ＩＮ１、ＩＮ２
の選択を介して、各走査行出力ラインにあっては電圧Ｖ
０、Ｖ１、Ｖ４、Ｖ５の何れかの電圧が、また、各信号
列出力ラインにあっては電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５の
何れかの電圧が夫々印加され、各液晶素子には良好なコ
ントラストを与える実効値の交流電圧が印加される。
出力信号ラインには、ゲ−トの入力信号ＩＮ１、ＩＮ２
の選択を介して、各走査行出力ラインにあっては電圧Ｖ
０、Ｖ１、Ｖ４、Ｖ５の何れかの電圧が、また、各信号
列出力ラインにあっては電圧Ｖ０、Ｖ２、Ｖ３、Ｖ５の
何れかの電圧が夫々印加され、各液晶素子には良好なコ
ントラストを与える実効値の交流電圧が印加される。
【００１４】
【発明が解決しようとする課題】基準電圧発生回路に対
して、その電源であるロジック用電源＋５Ｖ及び駆動用
電源−２４Ｖをオン・オフする際には、各ドライバを構
成するＣＭＯＳトランジスタに障害が生じないように、
そのオン・オフ時の順序が定められている。即ち、図６
に示すように、まずロジック用電源＋５Ｖの電源が投入
されて次に駆動用電源−２４Ｖが投入され、また、駆動
用電源−２４Ｖがオフとなって初めてロジック用電源＋
５Ｖがオフとされる。なお、このオン・オフにおける時
間間隔は最低限０でもよい。
して、その電源であるロジック用電源＋５Ｖ及び駆動用
電源−２４Ｖをオン・オフする際には、各ドライバを構
成するＣＭＯＳトランジスタに障害が生じないように、
そのオン・オフ時の順序が定められている。即ち、図６
に示すように、まずロジック用電源＋５Ｖの電源が投入
されて次に駆動用電源−２４Ｖが投入され、また、駆動
用電源−２４Ｖがオフとなって初めてロジック用電源＋
５Ｖがオフとされる。なお、このオン・オフにおける時
間間隔は最低限０でもよい。
【００１５】基準電圧発生回路の出力ラインを成す各基
準電圧供給ラインＬ０〜Ｌ５は、ロジック電源＋５Ｖの
投入及びその後の駆動電源−２４Ｖの投入によって、そ
のライン電圧が０Ｖから所定の電圧値の基準電圧に夫々
移行するものであるが、その移行スピードは、当該供給
ラインに接続されているキャパシタの容量の差等により
必ずしも同じではない。
準電圧供給ラインＬ０〜Ｌ５は、ロジック電源＋５Ｖの
投入及びその後の駆動電源−２４Ｖの投入によって、そ
のライン電圧が０Ｖから所定の電圧値の基準電圧に夫々
移行するものであるが、その移行スピードは、当該供給
ラインに接続されているキャパシタの容量の差等により
必ずしも同じではない。
【００１６】図７に、上記電源投入時における基準電圧
供給ラインＬ０〜Ｌ５の夫々の基準電圧Ｖ０〜Ｖ５への
移行の状況を示す。各バッファアンプＡＭＰ１〜ＡＭＰ
４の出力側に接続される基準電圧供給ラインＬ１〜Ｌ４
には、この電源投入の際にバッファアンプＡＭＰ１〜Ａ
ＭＰ４からスパイク電圧が侵入する。このスパイク電圧
は、キャパシタＣ１〜Ｃ５によって夫々吸収される。
供給ラインＬ０〜Ｌ５の夫々の基準電圧Ｖ０〜Ｖ５への
移行の状況を示す。各バッファアンプＡＭＰ１〜ＡＭＰ
４の出力側に接続される基準電圧供給ラインＬ１〜Ｌ４
には、この電源投入の際にバッファアンプＡＭＰ１〜Ａ
ＭＰ４からスパイク電圧が侵入する。このスパイク電圧
は、キャパシタＣ１〜Ｃ５によって夫々吸収される。
【００１７】しかし、基準電圧供給ラインＬ１及びＬ４
は夫々、当該基準電圧供給ラインに夫々接続されている
キャパシタＣ２及びＣ５が他のキャパシタよりも容量が
小さく選定されることから、図７に示したように、前記
バッファアンプから侵入するスパイク電圧によって電源
投入時に大きな負極性の尖頭パルスが生ずる。
は夫々、当該基準電圧供給ラインに夫々接続されている
キャパシタＣ２及びＣ５が他のキャパシタよりも容量が
小さく選定されることから、図７に示したように、前記
バッファアンプから侵入するスパイク電圧によって電源
投入時に大きな負極性の尖頭パルスが生ずる。
【００１８】一方、基準電圧供給ラインＬ５には、図５
に示したようにバッファアンプが接続されておらず、前
記の如き尖頭パルスが発生しない。このため、電源投入
の際に基準電圧供給ラインＬ５のライン電圧Ｖ５が、基
準電圧供給ラインＬ１、Ｌ３及びＬ４のライン電圧Ｖ
１、Ｖ３及びＶ４よりも高い瞬間があり、このため以下
の様な障害が生れる。
に示したようにバッファアンプが接続されておらず、前
記の如き尖頭パルスが発生しない。このため、電源投入
の際に基準電圧供給ラインＬ５のライン電圧Ｖ５が、基
準電圧供給ラインＬ１、Ｌ３及びＬ４のライン電圧Ｖ
１、Ｖ３及びＶ４よりも高い瞬間があり、このため以下
の様な障害が生れる。
【００１９】図９は、各ドライバの出力段における図８
のＣＭＯＳトランジスタＰ１、Ｎ１及びＰ２、Ｎ２から
成るドライバ部分の断面図である。なお、同図における
括弧内外の記号は夫々図８に対応して示した。図９に示
したように、トランジスタＰ１、Ｎ１部分及びトランジ
スタＰ２、Ｎ２部分によって出力Ｏｕｔを共通とする二
組のＣＭＯＳトランジスタを構成している。この図で示
した回路部分において、図１０に示した等価回路として
表わされる寄生トランジスタを含む回路部が形成され
る。
のＣＭＯＳトランジスタＰ１、Ｎ１及びＰ２、Ｎ２から
成るドライバ部分の断面図である。なお、同図における
括弧内外の記号は夫々図８に対応して示した。図９に示
したように、トランジスタＰ１、Ｎ１部分及びトランジ
スタＰ２、Ｎ２部分によって出力Ｏｕｔを共通とする二
組のＣＭＯＳトランジスタを構成している。この図で示
した回路部分において、図１０に示した等価回路として
表わされる寄生トランジスタを含む回路部が形成され
る。
【００２０】図１０において、この等価回路では、前記
の如く基準電圧供給ラインＬ５のライン電圧Ｖ５が基準
電圧供給ラインＬ３又はＬ４のライン電圧Ｖ３、Ｖ４よ
りも高い瞬間があると、ＮＰＮトランジスタを成す寄生
トランジスタＱ２にトリガ電流となるベース電流が流
れ、このためこの寄生トランジスタＱ２には、ベース電
流のｈfe倍のコレクタ電流が流れる。
の如く基準電圧供給ラインＬ５のライン電圧Ｖ５が基準
電圧供給ラインＬ３又はＬ４のライン電圧Ｖ３、Ｖ４よ
りも高い瞬間があると、ＮＰＮトランジスタを成す寄生
トランジスタＱ２にトリガ電流となるベース電流が流
れ、このためこの寄生トランジスタＱ２には、ベース電
流のｈfe倍のコレクタ電流が流れる。
【００２１】更にこの電流による抵抗Ｒ１１における
電圧降下のため、ＰＮＰトランジスタを成す別の寄生ト
ランジスタＱ１のベース電位が降下し、この寄生トラン
ジスタＱ１が導通することとなり、寄生トランジスタＱ
１のコレクタ電位がほぼＶ２となる。
電圧降下のため、ＰＮＰトランジスタを成す別の寄生ト
ランジスタＱ１のベース電位が降下し、この寄生トラン
ジスタＱ１が導通することとなり、寄生トランジスタＱ
１のコレクタ電位がほぼＶ２となる。
【００２２】その後、基準電圧供給ラインＬ５のライン
電圧Ｖ５が下がっても、前記の如く寄生トランジスタＱ
１のベース電位がほぼＶ２となっているので双方の寄生
トランジスタＱ１、Ｑ２の導通は停止せず、基準電圧供
給ラインから過大な電流が流れる、いわゆるＣＭＯＳト
ランジスタのラッチアップという事態が生ずる。
電圧Ｖ５が下がっても、前記の如く寄生トランジスタＱ
１のベース電位がほぼＶ２となっているので双方の寄生
トランジスタＱ１、Ｑ２の導通は停止せず、基準電圧供
給ラインから過大な電流が流れる、いわゆるＣＭＯＳト
ランジスタのラッチアップという事態が生ずる。
【００２３】前記の如くＣＭＯＳトランジスタにラッチ
アップが生ずる場合には、各ドライバの出力段のトラン
ジスタに焼損等の重大な障害が生ずることとなるが、従
来、液晶表示装置の液晶素子の駆動回路において発生す
るかかるラッチアップによって生ずる障害に着目される
例はなかった。
アップが生ずる場合には、各ドライバの出力段のトラン
ジスタに焼損等の重大な障害が生ずることとなるが、従
来、液晶表示装置の液晶素子の駆動回路において発生す
るかかるラッチアップによって生ずる障害に着目される
例はなかった。
【００２４】本発明は、従来の液晶表示装置及びその液
晶駆動回路のための基準電圧供給回路にあって、各液晶
駆動回路の出力段を成すＣＭＯＳトランジスタに生ずる
ラッチアップを防止して、双方の液晶駆動回路に焼損等
が生じ難い液晶表示装置及びそのための基準電圧供給回
路を提供することを目的とする。
晶駆動回路のための基準電圧供給回路にあって、各液晶
駆動回路の出力段を成すＣＭＯＳトランジスタに生ずる
ラッチアップを防止して、双方の液晶駆動回路に焼損等
が生じ難い液晶表示装置及びそのための基準電圧供給回
路を提供することを目的とする。
【００２５】
【課題を解決するための手段】図１は、本発明の一実施
例の液晶表示装置のブロック図である。同図において、
１１は液晶表示パネル、１２及び１３は液晶駆動回路
（ドライバ）、１４は基準電圧発生回路、Ｌ０〜Ｌ５は
基準電圧供給ライン、１５及び１６は夫々電圧反転防止
回路である。
例の液晶表示装置のブロック図である。同図において、
１１は液晶表示パネル、１２及び１３は液晶駆動回路
（ドライバ）、１４は基準電圧発生回路、Ｌ０〜Ｌ５は
基準電圧供給ライン、１５及び１６は夫々電圧反転防止
回路である。
【００２６】前記目的を達成するため、本発明の液晶表
示装置は、図１に示したように、液晶素子から成る液晶
表示パネル（１１）と、ＣＭＯＳトランジスタから構成
され前記液晶素子を駆動する液晶駆動回路（１２、１
３）と、該液晶駆動回路（１２、１３）に対し複数の電
圧から成る基準電圧を夫々供給する基準電圧供給ライン
（Ｌ０〜Ｌ５）とを有する液晶表示装置において、前記
基準電圧供給ライン（Ｌ３、Ｌ４、Ｌ５）相互間に前記
基準電圧の大きさの順序が反転することを防止する少な
くとも一つの電圧反転防止回路（１５、１６）を備えた
ことを特徴とするものである。
示装置は、図１に示したように、液晶素子から成る液晶
表示パネル（１１）と、ＣＭＯＳトランジスタから構成
され前記液晶素子を駆動する液晶駆動回路（１２、１
３）と、該液晶駆動回路（１２、１３）に対し複数の電
圧から成る基準電圧を夫々供給する基準電圧供給ライン
（Ｌ０〜Ｌ５）とを有する液晶表示装置において、前記
基準電圧供給ライン（Ｌ３、Ｌ４、Ｌ５）相互間に前記
基準電圧の大きさの順序が反転することを防止する少な
くとも一つの電圧反転防止回路（１５、１６）を備えた
ことを特徴とするものである。
【００２７】図２は本発明の原理図を成す基準電圧供給
回路のブロック図である。同図において、１は基準電圧
発生回路、２は電圧反転防止回路、ＬA、ＬBは夫々基準
電圧供給ラインである。
回路のブロック図である。同図において、１は基準電圧
発生回路、２は電圧反転防止回路、ＬA、ＬBは夫々基準
電圧供給ラインである。
【００２８】前記目的を達成するため、本発明の基準電
圧供給回路は、図２に示したように、ＣＭＯＳトランジ
スタから構成され液晶表示装置の液晶素子を駆動する液
晶駆動回路に対し、複数の電圧から成る基準電圧を基準
電圧供給ライン（ＬA、ＬB）を介して供給する基準電圧
供給回路において、前記基準電圧供給ライン（ＬA、
ＬB）相互間に、前記基準電圧の大きさの順序が反転す
ることを防止する少なくとも一つの電圧反転防止回路
（２）を備えたことを特徴とする。
圧供給回路は、図２に示したように、ＣＭＯＳトランジ
スタから構成され液晶表示装置の液晶素子を駆動する液
晶駆動回路に対し、複数の電圧から成る基準電圧を基準
電圧供給ライン（ＬA、ＬB）を介して供給する基準電圧
供給回路において、前記基準電圧供給ライン（ＬA、
ＬB）相互間に、前記基準電圧の大きさの順序が反転す
ることを防止する少なくとも一つの電圧反転防止回路
（２）を備えたことを特徴とする。
【００２９】
【作用】基準電圧供給ライン相互間に電圧反転防止回路
を備えたことにより、各基準電圧供給ラインにおける電
圧の大きさの相互関係が維持されるため、基準電圧供給
ラインから夫々基準電圧の供給を受ける各液晶駆動回路
におけるＣＭＯＳトランジスタ部分に寄生的に形成され
るトランジスタにおいて生ずるラッチアップを防止する
ことができ、ラッチアップによって液晶駆動回路に生ず
る焼損等を防止する。
を備えたことにより、各基準電圧供給ラインにおける電
圧の大きさの相互関係が維持されるため、基準電圧供給
ラインから夫々基準電圧の供給を受ける各液晶駆動回路
におけるＣＭＯＳトランジスタ部分に寄生的に形成され
るトランジスタにおいて生ずるラッチアップを防止する
ことができ、ラッチアップによって液晶駆動回路に生ず
る焼損等を防止する。
【００３０】
【実施例】図面を参照して本発明を更に説明する。図１
に示した実施例の液晶表示装置における基準電圧供給回
路は、電圧反転防止回路１５、１６が夫々基準電圧供給
ラインＬ３とＬ５との間及びＬ４とＬ５との間に挿入さ
れていることを除けば、図４を参照して既に説明した従
来の液晶表示装置の基準電圧供給回路と同様な構成を有
している。
に示した実施例の液晶表示装置における基準電圧供給回
路は、電圧反転防止回路１５、１６が夫々基準電圧供給
ラインＬ３とＬ５との間及びＬ４とＬ５との間に挿入さ
れていることを除けば、図４を参照して既に説明した従
来の液晶表示装置の基準電圧供給回路と同様な構成を有
している。
【００３１】図１において、制御信号は、一画面分の表
示を制御するフレーム信号、表示データ信号のラッチの
タイミングを制御するデータラッチ信号及び一行分の表
示タイミングを制御するロード信号から構成されてい
る。液晶表示装置は、この制御信号、セグメントドライ
バ１３に入力される表示データ信号及び基準電圧発生回
路１４で生成される基準電圧によって駆動される。
示を制御するフレーム信号、表示データ信号のラッチの
タイミングを制御するデータラッチ信号及び一行分の表
示タイミングを制御するロード信号から構成されてい
る。液晶表示装置は、この制御信号、セグメントドライ
バ１３に入力される表示データ信号及び基準電圧発生回
路１４で生成される基準電圧によって駆動される。
【００３２】電圧反転防止回路１５、１６は、前記の如
く基準電圧発生回路１４の出力ラインを成す基準電圧供
給ラインの相互間に挿入され、好適にはダイオードによ
って構成されており、基準電圧Ｖ３、Ｖ４と基準電圧Ｖ
５との高低の順序関係が反転しないように作用する。
く基準電圧発生回路１４の出力ラインを成す基準電圧供
給ラインの相互間に挿入され、好適にはダイオードによ
って構成されており、基準電圧Ｖ３、Ｖ４と基準電圧Ｖ
５との高低の順序関係が反転しないように作用する。
【００３３】なお、基準電圧の高低における順序関係の
反転防止は、基準電圧供給ラインから電圧供給を受ける
液晶駆動回路において、ＣＭＯＳトランジスタのラッチ
アップが防止されることで足りることから、電圧反転防
止回路によって行なわれる作用により、たとえ基準電圧
の高低における順序関係で反転が生じても、その反転が
僅かな電圧差に過ぎないためラッチアップを防止できる
場合には、電圧反転防止回路の役目を十分に果すことか
ら、本発明の電圧反転防止回路と呼ぶことができる。
反転防止は、基準電圧供給ラインから電圧供給を受ける
液晶駆動回路において、ＣＭＯＳトランジスタのラッチ
アップが防止されることで足りることから、電圧反転防
止回路によって行なわれる作用により、たとえ基準電圧
の高低における順序関係で反転が生じても、その反転が
僅かな電圧差に過ぎないためラッチアップを防止できる
場合には、電圧反転防止回路の役目を十分に果すことか
ら、本発明の電圧反転防止回路と呼ぶことができる。
【００３４】図３は図１の液晶表示装置の駆動回路のた
めの本発明の一実施例に係る基準電圧供給回路の詳細を
示す回路図である。図３において、この液晶表示装置の
駆動回路のための基準電圧供給回路では、基準電圧供給
ラインＬ３とＬ５との間及びＬ４とＬ５との間に夫々、
電圧反転防止回路を成すショットキーダイオードＤ１、
Ｄ２が挿入されている。双方のダイオードＤ１、Ｄ２
は、その極性が基準電圧供給ラインＬ５側にアノード
が、基準電圧供給ラインＬ３及びＬ４側にカソードが接
続される極性である。
めの本発明の一実施例に係る基準電圧供給回路の詳細を
示す回路図である。図３において、この液晶表示装置の
駆動回路のための基準電圧供給回路では、基準電圧供給
ラインＬ３とＬ５との間及びＬ４とＬ５との間に夫々、
電圧反転防止回路を成すショットキーダイオードＤ１、
Ｄ２が挿入されている。双方のダイオードＤ１、Ｄ２
は、その極性が基準電圧供給ラインＬ５側にアノード
が、基準電圧供給ラインＬ３及びＬ４側にカソードが接
続される極性である。
【００３５】ショットキーダイオードＤ１、Ｄ２は夫
々、通電電流が１Ａのときに順方向電圧が約０．５Ｖ程
度のものを採用している。この順方向電圧値を採用する
と、基準電圧供給ラインＬ５とＬ３及びＬ４との間の逆
転電圧を、ＣＭＯＳトランジスタのラッチアップ発生電
圧以下に抑えることができるので好適である。
々、通電電流が１Ａのときに順方向電圧が約０．５Ｖ程
度のものを採用している。この順方向電圧値を採用する
と、基準電圧供給ラインＬ５とＬ３及びＬ４との間の逆
転電圧を、ＣＭＯＳトランジスタのラッチアップ発生電
圧以下に抑えることができるので好適である。
【００３６】なお、上記実施例では液晶表示パネルがマ
トリックス電極構成を有するものとして説明したが、本
発明の液晶表示装置における液晶表示パネルは、これに
限定される者ではなく、セグメント電極構成を有するも
のでも良い。
トリックス電極構成を有するものとして説明したが、本
発明の液晶表示装置における液晶表示パネルは、これに
限定される者ではなく、セグメント電極構成を有するも
のでも良い。
【００３７】
【発明の効果】以上説明したように、本発明の液晶表示
装置及びその駆動回路のための基準電圧供給回路による
と、液晶表示パネルの液晶素子の駆動回路のＣＭＯＳト
ランジスタ部に生ずるラッチアップを防止することがで
き、ラッチアップによる駆動回路の焼損等のおそれがな
いため、液晶表示装置の信頼性が向上するという顕著な
効果を奏する。
装置及びその駆動回路のための基準電圧供給回路による
と、液晶表示パネルの液晶素子の駆動回路のＣＭＯＳト
ランジスタ部に生ずるラッチアップを防止することがで
き、ラッチアップによる駆動回路の焼損等のおそれがな
いため、液晶表示装置の信頼性が向上するという顕著な
効果を奏する。
【図１】本発明の一実施例の液晶表示装置のブロック図
である。
である。
【図２】本発明の原理図を成す基準電圧供給回路のブロ
ック図である。
ック図である。
【図３】図１の実施例の液晶表示装置における液晶駆動
回路のための基準電圧供給回路の回路図である。
回路のための基準電圧供給回路の回路図である。
【図４】従来の液晶表示装置のブロック図である。
【図５】従来の液晶表示装置の液晶駆動回路のための基
準電圧供給回路の回路図である。
準電圧供給回路の回路図である。
【図６】基準電圧供給回路における電源オン・オフ時の
シーケンスである。
シーケンスである。
【図７】従来の基準電圧供給回路における電源投入時の
基準電圧供給ラインにおける電圧変化を示すグラフであ
る。
基準電圧供給ラインにおける電圧変化を示すグラフであ
る。
【図８】駆動回路の一つの出力段の回路図である。
【図９】図８の回路を構成する駆動回路部分の断面図で
ある。
ある。
【図１０】図９の断面部分に形成される寄生トランジス
タで構成される回路におけるラッチアップの説明図であ
る。
タで構成される回路におけるラッチアップの説明図であ
る。
１、１４：基準電圧発生回路 ２、１５、１６：電圧反転防止回路 １１：液晶表示パネル １２：コモンドライバ（駆動回路） １３：セグメントドライバ（駆動回路） Ｌ０〜Ｌ５：基準電圧供給ライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (72)発明者 助則 英智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】液晶素子から成る液晶表示パネル（１１）
と、ＣＭＯＳトランジスタから構成され前記液晶素子を
駆動する液晶駆動回路（１２、１３）と、該液晶駆動回
路（１２、１３）に対し複数の電圧から成る基準電圧を
夫々供給する基準電圧供給ライン（Ｌ０〜Ｌ５）とを有
する液晶表示装置において、 前記基準電圧供給ライン（Ｌ３、Ｌ４、Ｌ５）相互間に
前記基準電圧の大きさの順序が反転することを防止する
少なくとも一つの電圧反転防止回路（１５、１６）を備
えたことを特徴とする液晶表示装置。 - 【請求項２】前記基準電圧反転防止回路が、ショットキ
ーダイオード（Ｄ１、Ｄ２）によって構成されているこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】前記液晶表示パネル（１１）がマトリック
ス電極構成を有することを特徴とする請求項１又は２記
載の液晶表示装置。 - 【請求項４】ＣＭＯＳトランジスタから構成され液晶表
示装置の液晶素子を駆動する液晶駆動回路に対し、複数
の電圧から成る基準電圧を基準電圧供給ライン（ＬA、
ＬB）を介して供給する基準電圧供給回路において、 前記基準電圧供給ライン（ＬA、ＬB）相互間に、前記基
準電圧の大きさの順序が反転することを防止する少なく
とも一つの電圧反転防止回路（２）を備えたことを特徴
とする基準電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667891A JPH05150748A (ja) | 1991-11-29 | 1991-11-29 | 液晶表示装置及びその駆動回路のための基準電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31667891A JPH05150748A (ja) | 1991-11-29 | 1991-11-29 | 液晶表示装置及びその駆動回路のための基準電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150748A true JPH05150748A (ja) | 1993-06-18 |
Family
ID=18079694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31667891A Withdrawn JPH05150748A (ja) | 1991-11-29 | 1991-11-29 | 液晶表示装置及びその駆動回路のための基準電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150748A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774786A3 (en) * | 1995-11-17 | 1999-11-03 | Nec Corporation | CMOS semiconductor device |
| US6225866B1 (en) | 1994-05-31 | 2001-05-01 | Sharp Kabushiki Kaisha | Series connected multi-stage linear FET amplifier circuit |
| US6898096B2 (en) | 2001-04-10 | 2005-05-24 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| JP2013186384A (ja) * | 2012-03-09 | 2013-09-19 | Rohm Co Ltd | ガンマ補正電圧発生回路およびそれを備える電子機器 |
| JP2016173523A (ja) * | 2015-03-18 | 2016-09-29 | セイコーエプソン株式会社 | 電気光学装置、表示ドライバー及び電子機器 |
-
1991
- 1991-11-29 JP JP31667891A patent/JPH05150748A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225866B1 (en) | 1994-05-31 | 2001-05-01 | Sharp Kabushiki Kaisha | Series connected multi-stage linear FET amplifier circuit |
| EP0774786A3 (en) * | 1995-11-17 | 1999-11-03 | Nec Corporation | CMOS semiconductor device |
| US6898096B2 (en) | 2001-04-10 | 2005-05-24 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| US7110274B1 (en) | 2001-04-10 | 2006-09-19 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| US7233511B2 (en) | 2001-04-10 | 2007-06-19 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| US7317627B2 (en) | 2001-04-10 | 2008-01-08 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| US7480164B2 (en) | 2001-04-10 | 2009-01-20 | Renesas Technology Corp. | Semiconductor integrated circuit with voltage generation circuit, liquid crystal display controller and mobile electric equipment |
| JP2013186384A (ja) * | 2012-03-09 | 2013-09-19 | Rohm Co Ltd | ガンマ補正電圧発生回路およびそれを備える電子機器 |
| JP2016173523A (ja) * | 2015-03-18 | 2016-09-29 | セイコーエプソン株式会社 | 電気光学装置、表示ドライバー及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |