DE69524486T2

DE69524486T2 - SRAM-Anordnung mit Last-Dünnschichttransistoren

Info

Publication number: DE69524486T2
Application number: DE69524486T
Authority: DE
Inventors: Kazuhiko Abe
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1994-07-05
Filing date: 1995-07-04
Publication date: 2002-08-22
Anticipated expiration: 2015-07-05
Also published as: KR0152699B1; JP2601202B2; DE69524486D1; JPH0823038A; EP0691685B1; US5535155A; KR960005606A; EP0691685A1

Description

HINTERGRUND DER ERFINDUNG

Erfindungsgebiet

Die vorliegende Erfindung betrifft eine statische Direktzugriffsspeicher-(SRAM)-Zelle mit Dünnschichttransistoren,

Beschreibung des Standes der Technik

Im Allgemeinen ist eine SRAM-Zelle durch ein Flip-Flop, das durch kreuzgekoppelte Inverter gebildet ist, und Transfergates zwischen den Knoten des Flip-Flops und den Bitleitungen aufgebaut.
Auch bei einer SRAM-Zelle gemäß dem Stand der Technik ist jeder der Inverter durch eine Last-P-Kanal-Dünnschichttransistor (TFT) und einen Treib-N-Kanal-MOS-(Masse)- Treibtransistor gebildet, um die Zellengröße zu reduzieren. In diesem Fall bilden die Bitleitungen parasitäre Dünnschichttransistoren mit den Source-Kanal-Drain-Schichten des Lastdiinnschichttransistors. Dies wird später im Einzelnen beschrieben.
Bei der vorstehend beschriebenen SRAM-Zelle gemäß dem Stand der Technik werden die parasitären Dünnschichttransistoren jedoch so betrieben, dass sie den Betrieb der Lastdünnschichttransistoren behindern. Als Ergebnis ist es schwierig, die SRAM-Zelle bei einer niedrigeren Spannung zu betreiben, und es ist auch die Stabilität der SRAM-Zelle reduziert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, in der Lage zu sein, eine SRAM-Zelle, die Lastdünnschichttransistoren hat, bei einer niedrigeren Spannung betreiben zu können, um dadurch die Stabilität der SRAM-Zelle zu verbessern.
Eine SRAM-Vorrichtung gemäß der vorliegenden Erfindung ist in dem Patentanspruch 1 angegeben. Spezifische Ausführungsformen sind in den abhängigen Patentansprüchen offenbart.
Somit ist gemäß der vorliegenden Erfindung in einer statischen Direktzugriffsspeichervorrichtung, die ein Flip-Flop aufweist, welches erste und zweite Lastdünnschichttransistoren hat, deren Drains über erste und zweite Transfermassetransistoren mit ersten bzw. zweiten Bitleitungen verbunden sind, die zweite Bitleitung über dem ersten Lastdünnschichttransistor angeordnet und die erste Bitleitung ist über dem zweiten Lastdünnschichttransistor angeordnet. Somit werden die parasitären Dünnschichttransistoren, die durch die Bitleitungen gebildet sind, so betrieben, dass sie den Betrieb der Lastdünnschichttransistoren verstärken.
SRAM-Zellen, die Lastdünnschichttransistoren haben, sind aus IEDM 91, Technical Digest, Seiten 481-484 (Ohkubo und andere), und αus der EP-A-0 426 174 bekannt.

KURZE BESCHREIBUNG DER FIGUREN

Die vorliegende Erfindung wird aus der folgenden Beschreibung im Vergleich mit dem Stand der Technik und unter Bezugnahme auf die begleitenden Figuren klarer verständlich, in welchen zeigt:
Fig. 1 ein Schaltbild zur Illustrierung einer SRAM-Zelle gemäß dem Stand der Technik;
Fig. 2A, 3A, 4A, 5A und 6A Ansichten in der Draufsicht zur Erläuterung eines Verfahrens zur Herstellung der SRAM-Zelle gemäß Fig. 1;
Fig. 2B, 3B, 4B, 5B und 6B Ansichten im Schnitt entlang den Schnittlinien B-B in den Fig. 2A, 3A, 4A, 5A bzw. 6A;
Fig. 7 eine grafische Darstellung der Source-Drain-Stromcharakteristik des Dünnschichttransistors gemäß Fig. 1;
Fig. 8 ein Schaltbild zur Erläuterung einer ersten Ausführungsform der SRAM-Zelle gemäß der vorliegenden Erfindung;
Fig. 9A, 10A, 11A, 12A und 13A Draufsichten zur Erläuterung eines Verfahrens zur Herstellung der SRAM-Zelle gemäß Fig. 8;
Fig. 9B, 10B, 11B, 12B und 13B Ansichten im Schnitt entlang den Schnittlinien B-B in den Fig. 9A, 10A, 11A, 12A bzw. 13A;
Fig. 14 ein Schaltbild zur Erläuterung einer zweiten Ausführungsform der SRAM-Zelle gemäß der vorliegenden Erfindung; und
Fig. 15, 16, 17, 18 und 19 Draufsichten zur Erläuterung eines Verfahrens zur Herstellung der SRAM-Zelle gemäß Fig. 14.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Vor der Beschreibung der bevorzugten Ausführungsformen wird eine SRAM-Zelle gemäß dem Stand der Technik unter Bezugnahme auf die Fig. 1, 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B, 6A und 6B erläutert.
In der Fig. 1, die ein Schaltbild zur Illustrierung der SRAM-Zelle gemäß dem Stand der Technik ist, ist eine Speicherzelle an jedem Schnittpunkt zwischen einer Wortleitung WL&sub1; und zwei Bitleitungen BL&sub1; und BL&sub2; vorgesehen. Diese Speicherzelle ist durch ein Flip- Flop, das durch zwei kreuzgekoppelte Inverter und zwei Transfer-N-Kanal-MOS-(Masse)- Transistoren Qt1 und Qt2 gebildet, die zwischen die Knoten N&sub1; und N&sub2; des Flip-Flops und der Bitleitungen BL&sub1; und BL&sub2; geschaltet sind. Die Transfertransistoren Qt1 und Qa werden durch die Spannung an der Wortleitung WL&sub1; gesteuert.
Jeder der Inverter hat einen Last-P-Kanal-Dünnschichttransistor T&sub1; (T&sub2;) und einen Treib- N-Kanal-MOS-(Masse)-Transistor Qd1 (Qd2) zwischen einer hohen Netzversorgungsleitung VCC und einer Masseleitung GND.
Anzumerken ist, dass die parasitären Dünnschichttransistoren T&sub3; und T&sub4; später erläutert werden.
Wenn die Spannung an der Wortleitung WL&sub1; hoch gemacht ist, um die Transfertransistoren Qt1 und Qa einzuschalten, wird ein Datenbit von den Bitleitungen BL&sub1; und BL&sub2; in die Knoten N&sub1; und N&sub2; des Flip-Flops eingeschrieben oder es wird ein Datum aus den Knoten N&sub1; und N&sub2; auf die Bitleitungen BL&sub1; bzw. BL&sub2; gelesen.
Die Struktur der SRAM-Zelle gemäß Fig. 1 wird unter Bezugnahme auf die Fig. 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B, 6A und 6B erläutert, die Herstellungsschritte derselben zeigen.
Unter Bezugnahme auf die Fig. 2A und 2B, wird als Erstes ein P-Fremdatom, wie beispielsweise Bor, in ein monokristallines N-Siliziumsubstrat 1 ionenimplantiert und es wird eine Wärmebehandlung durchgeführt, um eine P-Wellschicht 2 zu bilden. Als Nächstes wird eine lokale Oxidation des Siliziums (LOCOS) auf der P-Wellschicht 2 mit einer Maske aus Siliziumnitrid (nicht dargestellt) durchgeführt, um eine dicke Feldsiliziumoxidschicht 3 zu bilden. Als Nächstes wird durch ein thermisches Oxidieren der P-Wellschicht 2 eine dünne Gatesiliziumoxidschicht 4 ausgebildet. Dann wird durch ein chemisches Dampfabscheideverfahren (CVD) polykristallines Silizium abgeschieden und durch eine Fotolithografie und einen Trockenätzvorgang strukturiert, um erste polykristalline Siliziumschichten 4 für die Gateelektroden der Transfertransistoren Qt1 und Qt2 und die Treibtransistoren Qa1 und Qa2 zu bilden. Dann wird in die P-Wellschicht 2 mit einer Maske aus den ersten polykristallinen Siliziumschichten 5 ein N-Fremdatom, wie beispielsweise Arsen, ionenimplantiert, um die N-Fremdatomregionen (das heißt die Sourceregionen und Drainregionen) 6 zu erzeugen. In diesem Fall sind die ersten polykristallinen Siliziumschichten 5 an Kontaktlöchern CONT1 mit den N-Fremdatomregionen 6 verbunden.
Als Nächstes wird unter Bezugnahme auf die Fig. 3A und 3B durch ein CVD-Verfahren eine Siliziumoxidschicht 7 abgeschieden und dann wird in der Siliziumoxidschicht 7 ein Kontaktloch CONT2 perforiert. Dann wird eine zweite polykristalline Siliziumschicht 8 abgeschieden und strukturiert. Diese zweite polykristalline Siliziumschicht 8 dient als die Masseleitung GND.
Bezugnehmend auf die Fig. 4A und 4B wird als Nächstes durch ein CVD-Verfahren eine Siliziumoxidschicht 9 abgeschieden und dann werden in der Siliziumoxidschicht 9 Kontaktlöcher CONT3 perforiert. Dann werden dritte polykristalline Siliziumschichten 10 abgeschieden und strukturiert. Die dritten polykristallinen Siliziumschichten 10 dienen als die Gateelektroden der Lastdünnschichttransistoren T&sub1; und T&sub2;.
Bezugnehmend auf die Fig. 5A und 5B wird als Nächstes durch ein CVD-Verfahren eine Siliziumoxidschicht 11 abgeschieden und dann werden in der Siliziumoxidschicht 11 die Kontaktlöcher CONT4 perforiert. Dann wird durch ein CVD-Verfahren amorphes Silizium abgeschieden und darauf eine Wärmebehandlung durchgeführt, um das amorphe Silizium in polykristallines Silizium umzuwandeln. Das polykristalline Silizium wird strukturiert, um vierte polykristalline Siliziumschichten 12 zu bilden. Die vierten polykristallinen Siliziumschichten 12 dienen als Sourcekanal-Drainregionen der Dünnschichttransistoren T&sub1; und T&sub2;. Üblicherweise ist in jeder der Drainregionen der Dünnschichftransistoren T&sub1; und T&sub2; eine schwach dotierte P-Fremdatomregion 12a vorgesehen, um den Aus-Strom der Dünnschichttransistoren T&sub1; und T&sub2; zu reduzieren, um dadurch ein elektrisches Feld, das an die Drainregionen der Dünnschichttransistoren T&sub1; und T&sub2; angelegt ist, zu entspannen. Zu diesem Zweck wird ein P-Fremdatom, wie beispielsweise Borfluorid, in eine Fläche, die durch 12a in der vierten polykristallinen Siliziumschicht 12 bezeichnet ist, ionenimplantiert.
Bezugnehmend auf die Fig. 6A und 6B wird zum Schluss durch ein CVD-Verfahren eine Siliziumoxidschicht 13 abgeschieden und dann werden in der Siliziumoxidschicht 13 Kontaktlöcher CONT5 perforiert. Dann wird eine Aluminiumlegierung durch Zerstäubung abgeschieden und dann strukturiert, um die Aluminiumschichten 14 zu bilden. Die Aluminiumschichten 14 dienen als die Bitleitungen BL&sub1; und BL&sub2; und sind mit den Fremdatomregionen 6, das heißt den Drainregionen, der Transfertransistoren Qt1 und Qt2 verbunden.
Wie in den Fig. 6A und 6B gezeigt, wird, da die Aluminiumschicht 14 (die Bitleitung BL&sub1;) über der Sourcekanal-Drainschicht 12 des Dünnschichftransistors T&sub1; angeordnet ist, der parasitäre Dünnschichttransistor T&sub3;, wie in der Fig. 1 dargestellt, durch die Bitleitung BL&sub1; und die Sourcekanal-Drainschicht 12 des Dünnschichttransistors T&sub1; gebildet. Da die Aluminiumschicht 14 (die Bitleitung BL&sub2;) über der Sourcekanal-Drainschicht 12 des Dünnschichttransistors T&sub2; angeordnet ist, wird ähnlich der parasitäre Dünnschichttransistor T&sub4;, wie in der Fig. 1 dargestellt, durch die Bitleitung BL&sub2; und die Sourcekanal-Drainschicht 12 des Dünnschichttransistors T&sub2; gebildet.
Als Nächstes wird im Einzelnen unter Bezugnahme auf die Fig. 1 ein Einschreibvorgang der SRAM-Zelle, wie in den Fig. 2A, 2B, 3A, 3B, 4A, 4B, 5A, 5B, 6A und 6B gezeigt, erläutert.
Es wird angenommen, dass das Datum "1" in die SRAM-Zelle gemäß Fig. 1 eingeschrieben wird, und in diesem Fall ist die Spannung an der Bitleitung BL&sub1; VCC und die Spannung an der Bitleitung BL&sub2; GND.
Wenn die Spannung an der Wortleitung WL&sub1; hoch gemacht wird ( = VCC), wird die Spannung VN2 am Knoten N&sub2; GND, da der Transfertransistor Qa vom Anreicherungstyp ist, das heißt
VN2 = GND.
Infolgedessen, dass der Transfertransistor Qt1 vom Anreicherungstyp ist, wird im Gegensatz hierzu die Spannung VN1 am Knoten N&sub1; niedriger als VCC, das heißt
VN1 = VCC - Vth - α,
wobei Vth, eine Schwellenwertspannung der Transfertransistoren Qt1 und Qt2 ist; und α eine Spannung ist, die durch den Substratvorspannungseffekt bestimmt ist. Wenn beispielsweise VCC = 5 V, Vfft = 0,7 V und α = 0,7 V ist, dann gilt
VN1 = 3,6 V.
Die Stabilität der SRAM-Zelle hängt von einem Verhältnis eines Stromvermögens der Treibtransistoren Qd1 und Qd2 zum Stromvermögen der Transfertransistoren Qt1 und Qt2 ab und ist im Allgemeinen größer als 3 : 1. Wenn jedoch, wie vorstehend angegeben, die Spannung VN1 am Knoten N&sub1; 3,6 V ist, wird der Drain-Source-Strom, der durch den Treibtransistor Qd1 fließt, gesenkt, um weiter dessen Stromvermögen zu senken. Dies macht die SRAM-Zelle unstabil.
Da andererseits die Massespannung GND an den Dünnschichttransistor Q&sub1; angelegt ist, so dass der Dünnschichttransistor T&sub1; eingeschaltet wird, wird der Knoten N&sub1; auf VCC aufgeladen. In diesem Fall hängt eine Ladungszeit von einer Zeitkonstante τ = CR ab, wobei R der Widerstand des Dünnschichttransistors T&sub1; und C die Kapazität des Knotens N&sub1; ist. Da es schwierig ist, die Kapazität C am Knoten N&sub1; angesichts von leichten Fehlern zu reduzieren, muss der Ein-Strom des Dünnschichttransistors T&sub1; (T&sub2;) erhöht werden. Da jedoch die Korngröße des polykristallinen Siliziums in der Source-Kanal-Drain-Schicht des Dünnschichttransistors T&sub1; (T&sub2;) groß ist, ist die Mobilität der Ladungen darin so klein, dass der Ein-Strom des Dünnschichttransistors T&sub1; (T&sub2;) klein ist. Auch die schwach dotierte Fremdatomregion 12a der Drainregion des Dünnschichttransistors T&sub1; (T&sub2;) dient als ein Widerstand und daher ist der Ein-Strom des Dünnschichttransistors T&sub1; (T&sub2;) weiter reduziert, insbesondere wenn zwischen seiner Source und seinem Gate eine niedrige Spannung angelegt ist.
Als Nächstes wird der parasitäre Dünnschichttransistor T&sub3; (T&sub4;) unter Bezugnahme auf die Fig. 7 erläutert. In der Fig. 7 bezeichnet eine Kurve A eine Source-Drain-Stromcharakteristik des Dünnschichttransistors T&sub1;, wobei der parasitäre Dünnschichttransistor T&sub3; abwesend ist. Wenn andererseits der parasitäre Dünnschichttransistor T&sub3; durch die Bitleitung BL&sub1; anwesend ist, an welche die Netzversorgungsspannung VCC angelegt ist, wird der Dünnschichttransistor T&sub1; so betrieben, dass er in einem Aus-Zustand ist, wie dies durch die Kurve B in der Fig. 7 angegeben ist, das heißt der absolute Wert der Schwellenwertspannung des Dünnschichttransistors T&sub1; ist wesentlich erhöht.
Wenn somit das Datum "1" in die SRAM-Zelle gemäß Fig. 1 eingeschrieben ist, wird der Betrieb des Dünnschichttransistors T&sub1; durch den parasitären Dünnschichttransistor T&sub3; behindert, da der absolute Wert der Schwellenwertspannung des Dünnschichftransistors T&sub1; im Wesentlichen durch den parasitären Dünnschichttransistor T&sub3; erhöht ist. Das heißt, der Ein-Strom des Dünnschichttransistors T&sub1; ist gesenkt und αls ein Ergebnis wird eine lange Zeit benötigt, um den Knoten N&sub1; auf VCC aufzuladen. Wenn daher die Netzversorgungsspannung VCC von 5 V auf 3 V geändert wird, wird eine Betriebsspanne der SRAM-Zelle gemäß Fig. 1 reduziert, das heißt der Betrieb der SRAM-Zelle gemäß Fig. 1 ist unstabil. Anzumerken ist, dass, wenn durch die Bitleitung BL&sub1; (BL&sub2;), an welche die Massespannung GND angelegt ist, ein parasitärer Dünnschichttransistor vorhanden ist, der Dünnschichttransistor T&sub1; (T&sub2;) so betrieben wird, als sei er in einem Ein-Zustand, wie dies in der Fig. 7 durch die Kurve C angegeben ist, das heißt der absolute Wert der Schwellenwertspannung des Dünnschichttransistors T&sub1; (T&sub2;) ist im Wesentlichen gesenkt. Dadurch wird die Zeit für das Laden des Knotens N&sub1; auf VCC verringert.
In der Fig. 8, die ein Schaltbild zur Illustrierung einer ersten Ausführungsform der SRAM- Zelle gemäß der vorliegenden Erfindung ist, ist zur Realisierung der Drain-Source-Stromcharakteristik, wie sie in der Fig. 7 durch die Kurve C angegeben ist, die Bitleitung BL&sub2; über dem Dünnschichttransistor T&sub1; angeordnet, so dass der parasitäre Diinnschichttransistor T&sub3; durch die Spannung an der Bitleitung BL&sub2; gesteuert wird. Ähnlich ist die Bitleitung BL&sub1; über dem Dünnschichttransistor T&sub2; angeordnet, so dass der parasitäre Dünnschichttransistor T&sub4; durch die Spannung an der Bitleitung BL&sub1; gesteuert wird.
Die Struktur der SRAM-Zelle gemäß Fig. 8 wird als Nächstes unter Bezugnahme auf die Fig. 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A und 13B erläutert, die Herstellschritte derselben zeigen.
Bezugnehmend auf die Fig. 9A und 9B wird als Erstes auf die gleiche Art und Weise wie bei den Fig. 2A und 2B ein P-Fremdatom, wie beispielsweise Bor, in ein monokristallines N-Siliziumsubstrat 1 ionenimplantiert und es wird eine Wärmebehandlung durchgeführt, um eine P-Wellschicht 2 zu bilden. Als Nächstes wird auf der P-Wellschicht 2 mit einer Maske aus Siliziumnitrid (nicht dargestellt) eine LOCOS-Behandlung durchgeführt, um eine dicke Feldsiliziumoxidschicht 3 zu erzeugen. Dann wird durch thermisches Oxidieren der P-Wellschicht 2 eine dünne Gatesiliziumoxidschicht 4 ausgebildet. Dann wird durch ein CVD-Verfahren polykristallines Silizium abgeschieden und durch eine Fotolithografie- und Trockenätzverfahren strukturiert, um die ersten polykristallinen Siliziumschichten 5 für die Gateelektroden der Transfertransistoren Qt1 und Qt2 und der Treibtransistoren Qd1 und Qa2 zu bilden. Dann wird in die P-Wellschicht 2 mit einer Maske aus den ersten polykristallinen Siliziumschichten 5 ein N-Fremdatom, wie beispielsweise Arsen, ionenimplantiert, um die N-Fremdatomregionen (das heißt Sourceregionen und Drainregionen) 6 zu erzeugen. In diesem Fall sind die ersten polykristallinen Siliziumschichten 5 an Kontaktlöchern CONT1 mit den N-Fremdatomregionen 6 verbunden. Anzumerken ist, dass die erste polykristalline Siliziumschicht 5 (WL&sub0;) zu einer benachbarten Speicherzelle gehört.
Bezugnehmend auf die Fig. 10A und 10B wird als Nächstes auf ähnliche Weise wie in den Fig. 3A und 3B durch ein CVD-Verfahren eine Siliziumoxidschicht 7 abgeschieden und dann werden in der Siliziumoxidschicht 7 Kontaktlöcher CONT2 perforiert. Dann werden zweite polykristalline Siliziumschichten 8, 8A und 8B abgeschieden und strukturiert. Diese zweite polykristalline Siliziumschicht 8 dient als die Masseleitung GND. Die zweite polykristalline Siliziumschicht 8A dient als eine Verbindung zum Anordnen der Bitleitung BL&sub2; über dem Dünnschichttransistor Qt1 und die zweite polykristalline Siliziumschicht 8B dient als eine Verbindung zum Anordnen der Bitleitung BL&sub1; über dem Dünnschichttransistor Qt2. Auch in diesem Fall ist anzumerken, dass die zweiten polykristallinen Siliziumschichten 8A und 8B verglichen mit der SRAM-Zelle gemäß dem Stand der Technik (siehe Fig. 3A und 3B) nicht die Integration der SRAM-Zelle reduzieren.
Bezugnehmend auf die Fig. 11A und 11B wird als Nächstes auf die gleiche Art und Weise wie in den Fig. 4A und 4B durch ein CVD-Verfahren eine Siliziumoxidschicht 9 abgeschieden und dann werden in der Siliziumoxidschicht 9 die Kontaktlöcher CONT3 perforiert. Dann werden dritte polykristalline Siliziumschichten 10 abgeschieden und strukturiert. Die dritten polykristallinen Siliziumschichten 10 dienen als die Gateelektroden der Lastdünnschichttransistoren T&sub1; und T&sub2;.
Bezugnehmend auf die Fig. 12A und 12B wird als Nächstes auf die gleiche Art und Weise wie bei den Fig. 5A und 5B durch ein CVD-Verfahren eine Siliziumoxidschicht 11 abgeschieden und dann werden in der Siliziumoxidschicht 11 die Kontaktlöcher CONT4 perforiert. Dann wird durch eine CVD-Verfahren amorphes Silizium abgeschieden und es wird auf diesem eine Wärmebehandlung durchgeführt, um das amorphe Silizium in polykristallines Silizium umzuwandeln. Das polykristalline Silizium wird so strukturiert, dass es vierte polykristalline Siliziumschichten 12 bildet. Die vierten polykristallinen Siliziumschichten dienen als Sourcekanal-Drainregionen der Dünnschichttransistoren T&sub1; und T&sub2;. Um üblicherweise den Aus-Strom der Dünnschichttransistoren T&sub1; und T&sub2; zu reduzieren, ist in jeder der Drainregionen der Dünnschichttransistoren T&sub1; und T&sub2; eine schwach dotierte P- Fremdatomregion 12a vorgesehen, um dadurch ein elektrisches Feld zu entspannen, das an den Drainregionen der Dünnschichttransistoren T&sub1; und T&sub2; angelegt ist. Zu diesem Zweck wird ein P-Fremdatom, wie beispielsweise Borfluorid, in eine Fläche, die mit 12a in der vierten polykristallinen Siliziumschicht 12 bezeichnet ist, ionenimplantiert.
Bezugnehmend auf die Fig. 13A und 13B wird zum Schluss auf ähnliche Art und Weise wie in den Fig. 6A und 6B durch ein CVD-Verfahren eine Siliziumoxidschicht 13 abgeschieden und dann werden in der Siliziumoxidschicht 13 die Kontaktlöcher CONT5 perforiert. Dann wird durch Zerstäuben eine Aluminiumlegierung abgeschieden und dann strukturiert, um Aluminiumschichten 14 zu bilden. Die Aluminiumschichten 14 dienen als die Bitleitungen BL&sub1; und BL&sub2;. In diesem Fall ist die Aluminiumschicht 14 (die Bitleitung BL&sub2;) an die zweite polykristalline Siliziumschicht 8A angeschlossen und die Aluminiumschicht 14 (die Bitleitung BL&sub1;) ist an die zweite polykristalline Siliziumschicht 8B angeschlossen.
Somit ist bei der ersten Ausführungsform der parasitäre Dünnschichttransistor T&sub3;, wie in der Fig. 8 dargestellt, durch die Bitleitung BL&sub2; und die Source-Kanal-Drain-Schicht 12 des Dünnschichttransistors T&sub1; gebildet, da die Aluminiumschicht 14 (die Bitleitung BL&sub2;) über der Source-Kanal-Drain-Schicht 12 des Dünnschichttransistors T&sub1; angeordnet ist. Ähnlich ist der parasitäre Dünnschichftransistor T&sub4;, wie in der Fig. 8 dargestellt, durch die Bitleitung BL&sub1; und die Source-Kanal-Drain-Schicht 12 des Dünnschichttransistors T&sub2; gebildet, da die Aluminiumschicht 14 (die Bitleitung BL&sub1;) über der Source-Kanal-Drain-Schicht 12 des Dünnschichttransistors T&sub2; angeordnet ist.
Anhand der Fig. 8 wird im Einzelnen ein Einschreibvorgang bei der SRAM-Zelle, wie in den Fig. 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A und 13B gezeigt, erläutert.
Es wird ebenfalls angenommen, dass in die SRAM-Zelle gemäß Fig. 8 das Datum "1" eingeschrieben wird, und in diesem Fall ist die Spannung an der Bitleitung BL&sub1; VCC und die Spannung an der Bitleitung BL&sub2; GND.
Wenn die Spannung an der Wortleitung WL&sub1; hoch gemacht ist ( = VCC), wird die Spannung VN2 am Knoten N&sub2; GND, da der Transfertransistor Q~ vom Anreicherungstyp ist, das heißt
VN2 = GND.
Im Gegensatz hierzu wird die Spannung VN1 am Knoten N&sub1; niedriger als VCC, weil der Transfertransistor Qt1 vom Anreicherungstyp ist, das heißt
VN1 = - VCC - Vth - α
Wenn beispielsweise VCC = 5 V, Vth, = 0,7 V und α = 0,7 V ist, dann gilt
VN1 = 3,6 V.
Wenn andererseits der parasitäre Dünnschichttransistor T&sub3; durch die Bitleitung BL&sub2;, die an die Massespannung GND angelegt ist, präsent ist, wird der Dünnschichttransistor T&sub1; im Ein-Zustand betrieben, wie dies durch die Kurve C in Fig. 7 angegeben ist, das heißt der absolute Wert der Schwellenwertspannung des Dünnschichttransistors T&sub1; ist im Wesentlichen gesenkt.
Wenn somit das Datum "1" in die SRAM-Zelle gemäß Fig. 8 eingeschrieben wird, ist der Betrieb des Dünnschichttransistors T&sub1; durch den parasitären Dünnschichttransistor T&sub3; verbessert, da der absolute Wert der Schwellenwertspannung des Dünnschichttransistors T&sub1; durch den parasitären Dünnschichttransistor T&sub3; im Wesentlichen gesenkt ist. Das heißt, verglichen mit der SRAM-Zelle gemäß dem Stand der Technik ist der Ein-Strom des Dünnschichftransistors T&sub1; um ungefähr das 5-fache erhöht. In diesem Fall ist die vorstehend beschriebene Zeitkonstante x, verglichen mit der SRAM-Zelle gemäß dem Stand der Technik, um ungefähr das 5-fache reduziert und daher ist die Ladezeit für den Knoten N&sub1; auf VCC, verglichen mit der SRAM-Zelle gemäß dem Stand der Technik, um das ungefähr 5-fache reduziert. Selbst wenn die Netzversorgungsspannung VCC von 5 V auf 3 V geändert wird, ist somit die Betriebsspanne der SRAM-Zelle gemäß Fig. 8 immer noch groß, das heißt der Betrieb der SRAM-Zelle gemäß Fig. 8 ist stabil.
In der Fig. 14, die ein Schaltbild zur Illustrierung einer zweiten Ausführungsform der SRAM-Zelle gemäß der vorliegenden Erfindung zeigt, ist den Elementen der SRAM-Zelle gemäß Fig. 8 eine Wortleitung WL&sub2; hinzugefügt, an die die gleiche Spannung wie an die Wortleitung WL&sub1; angelegt wird. Das heißt, der Transfertransistor Qtx wird durch die Spannung an der Wortleitung WL&sub1; gesteuert und der Transfertransistor Qt1 wird durch die Spannung an der Wortleitung WL&sub2; gesteuert.
Die Struktur der SRAM-Zelle gemäß Fig. 14, die zu einem Symmetriezentrum symmetrisch ist, wird als Nächstes anhand der Fig. 15, 16, 17, 18 und 19 erläutert.
Bezugnehmend auf die Fig. 15, die der Fig. 9A entspricht, sind die erste polykristalline Siliziumschicht 5, das heißt die Gateelektroden der Treibtransistoren Qa1 und Qa2, und die Gateelektroden der Transfertransistoren Qt1 und Qt1, (die Wortleitungen WL&sub1; und WL&sub2;) zu einem Symmetriezentrum P symmetrisch.
Als Nächstes, bezugnehmend auf die Fig. 16, die der Fig. 1 OA entspricht, sind die zweiten polykristallinen Siliziumschichten 8, 8A und 8B zu dem Symmetriezentrum P symmetrisch.
Als Nächstes, bezugnehmend auf die Fig. 17, die der Fig. 11A entspricht, sind die dritten polykristallinen Siliziumschichten 10, das heißt die Gateelektroden der Dünnschichttransistoren T&sub1; und T&sub2;, zum Symmetriezentrum P symmetrisch.
Als Nächstes, bezugnehmend auf die Fig. 18, die der Fig. 12A entspricht, sind die vierten polykristallinen Siliziumschichten 12, das heißt die Sourcekanal-Drainschichten der Dünnschichttransistoren T&sub1; und T&sub2;, zum Symmetriezentrum P symmetrisch.
Schlussendlich bezugnehmend auf die Fig. 19, die der Fig. 13A entspricht, sind die Aluminiumschichten, das heißt die Bitleitungen BL&sub1; und BL&sub2;, zum Symmetriezentrum P symmetrisch.
Da die SRAM-Zelle zum Symmetriezentrum P symmetrisch ist, kann somit das Ungleichgewicht zwischen den zwei Invertern, die ein Flip-Flop bilden, gelöst werden, um den Betrieb der SRAM-Zelle weiter zu stabilisieren, das heißt, die Netzversorgungsspannung VCC der SKAM-Zelle zusätzlich zur Wirkung der ersten Ausführungsform zu reduzieren.
Wie vorstehend erläutert, kann gemäß der vorliegenden Erfindung der Betrieb einer SRAM-Zelle stabilisiert werden und es kann die Netzversorgungsspannung der SRAM- Zelle reduziert werden.

Claims

1. Statische Direktzugriffsspeichervorrichtung mit:

ersten und zweiten Stromversorgungsleitungen (VCC, GND);

ersten und zweiten Bitleitungen (BL&sub1;, BL&sub2;);

ersten und zweiten Knoten (N&sub1;, N&sub2;);

einem ersten Dünnschicht-Lasttransistor (T&sub1;), der zwischen die erste Stromversorgungsleitung und den ersten Knoten geschaltet ist und eine Gate-Elektrode (10) hat, die an den zweiten Knoten angeschlossen ist;

einem zweiten Dünnschicht-Lasttransistor (T&sub2;), der zwischen die erste Stromversorgungsleitung und den zweiten Knoten geschaltet ist und eine Gate-Elektrode hat, die an den ersten Knoten angeschlossen ist;

einem ersten Antriebsmassetransistor (Qa1), der zwischen den ersten Knoten und die zweite Stromversorgungsleitung geschaltet ist und eine Gate-Elektrode (5) hat, die an dem zweiten Knoten angeschlossen ist;

einem zweiten Antriebsmassetransistor (Qd2), der zwischen den zweiten Knoten und die zweite Stromversorgungsleitung geschaltet ist und eine Gate-Elektrode (5) hat, die an den ersten Knoten angeschlossen ist;

einem ersten Transfermassetransistor (Qt1), der zwischen die erste Bitleitung und den ersten Knoten geschaltet ist und eine Gate-Elektrode (5) hat, die an eine Wortleitung (WL&sub1;) der Speichervorrichtung angeschlossen ist; und

einem zweiten Transfermassetransistor (Qc), der zwischen die zweite Bitleitung und den zweiten Knoten geschaltet ist und eine Gate-Elektrode (5) hat, die an eine Wortleitung (WI&sub1;, WL&sub2;) der Speichervorrichtung angeschlossen ist, wobei

die zweite Bitleitung über dem ersten Dünnschicht-Lasttransistor (T&sub1;) angeordnet ist, und die

rste Bitleitung über dem zweiten Dünnschicht-Lasttransistor (T&sub2;) angeordnet ist.

2. Statischer Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet, dass

der Speicher aufweist eine erste und zweite Wortleitung (WL&sub1;, WL&sub2;);

der erste Transfermassetransistor (Qu) mit seiner Gate-Elektrode (5) an die erste Wortleitung (WL&sub1;) angeschlossen ist; und

der zweite Transfermassetransistor (Qt1) mit seiner Gate-Elektrode (5) an die zweite Wortleitung (WL&sub2;) angeschlossen ist.

3. Statischer Direktzugriffsspeicher nach einem der Ansprüche 1 oder 2, wobei die zweite Bitleitung (BL&sub2;) in einer der Gate-Elektrode des ersten Dünnschicht-Lasttransistors (T&sub1;), bezogen auf eine Source-Kanal-Drain-Schicht (12) desselben, gegenüberliegenden Seite angeordnet ist, und die erste Bitleitung (BL&sub1;) in einer der Gate-Elektrode des zweiten Dünnschicht-Lasttransistors (T&sub2;), bezüglich einer Source-Kanal-Drain-Schicht (12) desselben, gegenüberliegenden Seite angeordnet ist.

4. Vorrichtung nach einem der Ansprüche 2 oder 3, bei Abhängigkeit von Anspruch 2, wobei die ersten und zweiten Wortleitungen (WL&sub1;, WL&sub2;), die ersten und zweiten Bitleitungen (BL&sub1;, BL&sub2;), die ersten und zweiten Dünnschichttransistoren (T&sub1;, T&sub2;), die ersten und zweiten Antriebsmassetransistoren (Qd1, Qa2) und die ersten und zweiten Transfermassetransistoren (Qt1, Qc2) bezogen auf ein Symmetriezentrum (P) symmetrisch angeordnet sind.