JPH0395942A - 半導体材料における欠陥の少ない接合の形成方法 - Google Patents

半導体材料における欠陥の少ない接合の形成方法

Info

Publication number
JPH0395942A
JPH0395942A JP2066728A JP6672890A JPH0395942A JP H0395942 A JPH0395942 A JP H0395942A JP 2066728 A JP2066728 A JP 2066728A JP 6672890 A JP6672890 A JP 6672890A JP H0395942 A JPH0395942 A JP H0395942A
Authority
JP
Japan
Prior art keywords
cap layer
substrate
layer
manufacturing
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2066728A
Other languages
English (en)
Inventor
Michael D Jack
マイケル・デイー・ジャック
George R Chapman
ジョージ・アール・チャプマン
Michael Ray
マイケル・レイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Santa Barbara Research Center
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Santa Barbara Research Center filed Critical Santa Barbara Research Center
Publication of JPH0395942A publication Critical patent/JPH0395942A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は一般的に半導体の処理方法に関し、特にドーバ
ントをテルル化水銀カドミウムＣＨｇＣｄＴｅ）或いは
他の型の比較的脆い半導体材料に導入する方法に関する
。
（発明の背景） 従来のイオン注入は、ＳｔやＧａＡｓの場合のように，
ＨｇＣｄＴｅにドーブするのにたやすく用いられていな
い。比較的脆いＨｇＣｄＴｅに対する殆どのドーパント
種のイオン注入はそれにより誘起される格子損傷により
ｎ一型物質を生じるちととなる。
接合、コンタクト或いは分離領域の形成のためにドーパ
ントをＨｇＣｄＴｅに導入する他の従来方法はドーバン
トの融液への導入およびドーブされたエビタキシャル層
の成長に依存する。しかしながら、この方法は比較的小
さな接合および／または制御された接合深さを形成する
ことでの困難さ並びにメサ型のデバイスとは異なり、プ
レーナ型デバイスにおいて接合を形成することでの難し
さとを含むいくつかの固有の欠点を有する。
それ故、本発明の目的は単結晶半導体材料中にその領域
を囲む材料の化学的組戊或いは濃度とは異なった化学的
組成或いは濃度を有する領域を形成する方法を提供する
ことにある。
本発明の他の目的はＨｇＣｄＴｅおよびＨｇＣｄＳｅ並
びにＩｎＳｂのような同様に脆い材料内にｐ一型および
ｎ一型双方の良質の接合を作る処理方法を提供すること
にある。
本発明の別の目的は静電容量の減少した多数のフォトダ
イオードの高密度アレーを形成するためのコンパクトで
低雑音の接合を容易に作る処理方法を提供することにあ
る。
本発明の他の目的はｐ一型およびｎ一型双方の接合をＨ
ｇＣｄＴｅ内に容易に作り、順次に行われるｐおよびｎ
拡散によりコンパクトで低雑音のＨｇＣｄＴｅトランジ
スタの形成を容易にする処理方法を提供することにある
。
本発明のさらに別の目的はｐ一型およびｎ一型双方の接
合をＨｇＣｄＴｅ或いは同様に脆い材料内に容易に作り
、しかも、該ＨｇＣｄＴｅ或いは同様に脆い材料上にキ
ャップ層の形成、該キャ・ソプ層のみに所望のドーバン
ト種のイオン注入、およびＨｇＣｄＴｅ表面に該キャッ
プ層を介してドーパントのその後の早い熱拡散とを含む
多段階プロセスを用いる処理方法を提供することにある
。
（本発明の概略） 半導体材料中にその領域を囲む主材料と異なる領域を形
成する方法によって上記した問題が克服されると共に本
発明の目的が達成される。この方法はｐ一型或いはｎ一
型の電気的導電型を有するＨｇＣｄＴｅのエビタキシャ
ル層のような材料の基板を用意する最初の工程を含む。
この方法における他の工程により上記基板の一表面上に
設けられ、厚さＴを有するキャップ層が形成される。こ
のキャップ層はＣｄＴｅのような多結晶材料により形成
しても良く、或いは有機材料、非晶質誘電体もしくは単
結晶層により構成しても良い。この方法のさらに別の工
程により、上記キャップ層の上表面をとおして選択され
た化学的ドーバント種が注入され、このドーパント種は
、注入による損傷が下地基板によって本質的に受けない
ような厚さに注入される。ｐ−ｎ接合を形成する場合、
上記ドーパント種は主基板の材料の導電型とは反対の導
電型を有する領域を形成するために選択される。コンタ
クト或いは分離領域を形成する際には、上記注入種は上
記主基板と同一導電型で電気的導電度の大きい領域を形
成するために選択される。
この方法のさらに他の工程により、熱的アニール中に、
注入されたドーバント種はキャップ層から下地の基板に
拡散して、その領域を囲む材料の化学的組成或いは濃度
とは異なった化学的組戊或いは濃度を有する領域を形成
する。例えば、この領域とＨｇＣｄＴｅ基板との界面は
低温で放射線検出器として作用するのに適する良質で低
雑音のｐ−ｎ４ａ合を形成する。トランジスタ構造もま
た本発明の方法によって製造される。
典型的には、下地の主基板に対して類似の電気化学的特
゜性を有する多結晶キヤ・ソプ層が用いられる。例えば
、主基板はＨｇＣｄＴｅ， ＨｇＣｄＳｅまたはＩｎＳｂから成り、そしてキャップ
層はＣｄＴｅにより形成される。多結晶ＣｄＴｅのキャ
ップ層は、該層の結晶粒界に沿つた移動により、注入さ
れたドーバント種の該キャップ層への早い拡散を促進す
る。
上記の事項および本発明の他の利点は下記に述べる詳細
な説明により一層明らかになる。
（実施例） 変ず、第１ａ図を参照すると、ＩＩ−ＶＩ族、ｍ−Ｖ族
または他の半導体材料からなる層ＩＯが与えられている
。例えば、層１０はＨｇＣｄＴｅ，ＨｇＣｄＳｅまたは
Ｉ　ｎＳｂからなる。この層１０は、典型的には下地基
板（図示せず）の表面にエビタキシャル或長ずる層とし
て与えられ、例えば層ｌＯがＨｇＣｄＴｅであれば、こ
の下地基板はＣｄＺｎＴｅにより形成される。
例えば、ＣｄＴｅのような多結晶材料の層、或いは有機
材料、非晶質誘電体または単結晶の層からなるキャップ
ｌ２は熱的蒸着のような適当な技術によって上記層１０
上に彼着される。好適な有機材料はドーブされたポリア
セチレンからなる。好適な非晶質誘電体は光分解された
ＳｉＯ２からなる。
単結晶のキャップ層はＣｄＴｅのエビタキシャル層によ
り形成される。即ち、このキャップ層１２は、通常アン
ドープの高抵抗を有するバンドギャ・ソプの大きな材料
からなる。キャップ層ｔ２はＴの厚さに被着されるが、
この厚さＴは、多結晶ＣｄＴｅのキャップ層１２を有す
るＨｇＣｄＴｅ層１０の場合には、ほぼ１０２〜１０４
大の範囲にある。また、第１ａ図に示されたように、注
入用のマスクＬ４が既知の技術により形成されるが、こ
のマスク材料はフォトレジスト或いは他の適当な材料か
らなる。
一つの開口部がマスクｌ４内に示されているが、このマ
スクは典型的には光起電性放射線検出器用の高密度の一
次元または二次元アレーをパターニングする数百或いは
数千の開口部を有することに注意を要する。以下に述べ
る他の実施例において、このマスクは複数のトランジス
タ構造をバターニングする多数の開口部を有する。さら
に他の実施例では、バターニングされてｎ　”　／　ｎ
またはｐ”／ｐのコンタクト或いは分離領域を形成する
。
次いで、矢印Ａで示されるように、ｎ一型或いはｐ一型
ドーパントが選択され注入される。注入エネルギは、層
１０のｔｉ　傷を最小にするために、層１０から充分離
れたキャップ層１２内に注入ピークが位置するように選
ばれる。例えば、この注入エネルギは、注入種がキャッ
プ層ｔ２の厚さＴの約１／２或いはそれ以下の厚さに侵
入するように選ばれる。ｐ−ｎ接合を形成する際には、
層ｌＯはｎ−型であり、ドーバントはｐ一型であるよう
に選ばれると共１；ほぼ０．５Ｘ１０２〜５Ｘ１０３大
の範囲の厚さに注入されてドーブされた領域１６ａを形
成する。コンタクト或いは分離領域を形成するためには
、層１０と同一導電型を有するドーバントが用いられる
。
即ち、本発明によればキャップ層ｌ２の厚さおよび注入
エネルギは残余の注入による損傷が層ｌＯの下地材料中
に侵入しないように選択される。
第１ｂ図を参照すると、マスク１４が除去されてキャッ
プ層１２が露出される。しかる後、これらの二つの層Ｉ
Ｏおよびｌ２は真空炉内のような清浄な環境で最初のア
ニールを受ける。この最初のア二ルは“引き伸し“アニ
ールであり、該アニールにおいては、拡散時間および温
度は層ｌＯに所望の拡散深さを得るように選択される。
例えば、好ましくは最初のアニール温度がほぼ３００℃
でその時間がほぼ８時間であることが分かった。この最
初のアニール工程に伴って、ドーブされた領域１６ｂが
キャップ層ｌ２の上表面から層１０内の所望の深さまで
延在していることが分かる。このように、ｐ−ｎ接合１
［ｉｃがこのｐ一型層と隣接するｎ一型層ＩＯとの間に
形成される。
即ち、この熱的アニール後にキャップ層からの注入種は
その下地層ｌＯに向かって拡散して、それを囲む材料と
は異なる領域を形成する。この領域は、それを囲む材料
の化学的組成および／または濃度とは異なる化学種の化
学的組成および／または濃度を有することにおいて相違
ピている。
この最初のアニール期間中、層１０とキャップ層１２と
の間の相互拡散が生じて層ｌＯとキャップ層１２との間
に傾斜した組成を有する領域が形成されることに注意す
べきである。
第１ｃ図に見られるように、キャップ層１２は低抵抗で
自己整合した接合用コンタクトとして作用するように保
持される。導電体１８がドープされたキャップ層ｌ２の
材料をとおして電気的に接合に結合するために設けられ
る。第１ｄ図に見られるように、キャップ層１２を除去
して導電体１８が層１ｏに直接設けられる。例えば、Ｃ
ｄＴｅのキャップ層ｌ２は特定のＣｄＴｅ用のエッチン
グ液により除去することができ、実質的にエッチングさ
れない傾斜した組成を有する下地領域を残す。臭素エチ
レングリコールのような特殊でないエッチング液を使用
してキャップ層並びに傾斜組或領域を除去することがで
きる。
第２のアニールはＨｇＣｄＴｅの化学量論比を回復する
ために行われる。例えば、この第２のアニールは水銀の
飽和した雰囲気において２５０℃の温度で１６時間で達
成される。
ＣｄＴｅのような多結晶材料をキャップ層１２に対して
用いれば、結晶粒界に沿って下地層１０の表面に至まで
注入種のすばやい拡散が生じることが認められた。加え
て、ＣｄＴｅおよび ＨｇＣｄＴｅの同様な電気化学的性質によって接合形成
工程の間、ドープされたＣｄＴｅで低抵抗のプラグの形
成が容易になる。
例えば、第３図に示されたように、窒化シリコンのよう
な下地誘電体マスク２８をとおして作られた開口２６に
より定められるＨｇＣｄＴｅの下地層２４においてコン
タクト或いは接合２２との相互接続の付加的な層として
ドーブされたＣｄＴｅブラグ２０を用いることができる
。マスク２８によりその回路の領域が熱的アニール工程
の間不所望な拡散を受けないようにされる。
さらに、第４　ａ−４　ｄ図はＨｇＣｄＴｅのバイポー
ラトランジスタ或いは接合ＦＥＴを連続して形成するた
めの本発明の方法を示す。第４ａ図はキャップ層３２が
彼着される半導体ｐ一型層３０を示す。この層３０は、
例えばＨｇＣｄＴｅまたはＩｎＳｂからなり、また、こ
のキャップ層３２は多結晶ＣｄＴｅより形成される。最
初のフォトレジストマスク３４がトランジスタのベース
或いはチャンネル領域を画成するために設けられる。マ
スク３４は、この例では、下地のｐ一型層３０において
電子導電度を促進するドーパント種が注入されるキャッ
プ層３２の表面領域を限定する。注入エネルギはキャッ
プ層３２内に注入ピークを制限するように選ばれており
、これにより下地層３０に対する損傷を最小にしている
。
第４ｂ図において最初のマスク３４は除去され、その装
置は最初の熱処理を受けて注入種をキャップ層３２から
直下のｐ一型層３０に拡散する。この拡散により下地層
３０の一部分は化学的組成の異なる領域に変換され、こ
の例においてはｎ一型領域３Ｂが形成される。製造工程
でのこの点において、ドーパント種の型および拡散性に
基づいて二つの選択が可能とされる。
選択１においてキャップ層３２は除去されて他のキャッ
プ層３２ａが形成される。より小さい頭域のゲート（Ｊ
ＦＥＴ）或いはエミッタ領域（バイポーラトランジスタ
）が第２のマスク３４ａにより画成され、この画成され
た領域は最初のドーバント種とは反対導電型を有するド
ーバント種により注入される。この注入エネルギは下地
層３０に対するｂｔ　ｍを最小にするように選ばれる。
選択２においては元のキャップ層３２は保持され、高ド
ーズ量のドーパント種が第２のマスク３４ａを介して注
入されてゲート或いはエミッタを形成する。最初の熱処
理は不要とされると共に元のキャップ層３２は連続して
２回注入される、即ち、電子導電度を促進するドーバン
ト種による最初の注入と次いでｐ一型ドーバント種によ
る注入が行われることに注意すべきである。最初のマス
ク３４は除去され第２のマスク３４ａが最初と２回目の
注入工程の間に作られる。
第４Ｃ図に見られるように、第２の熱処理の間にｎ一型
領域３Ｂとｐ＋一型領域とが層３０に拡散する。
選択２の方法においてこの単一の拡散用熱処理の間，ｐ
一型不純物の高濃度はｎ一型濃度を補償する。
第４ｄ図において複数の開口がキャップ層３２ａをとお
して形成されると共に金属コンタクト４０がｐ＋一領域
３８（エミッタまたはゲート）、ｎ一型領域３Ｂ（チャ
ンネルまたはベース）およびｐ一型層３０（背面ゲート
またはコレクタ）に設けられる。
第２ａおよび２ｂ図はｐ−ｏｎ−ｎ（砒素の注入種）お
よびｎ−ｏｎ−ｐ（インジウムの注入種）型接合の電流
一電圧特性をそれぞれ示す。これらの接合型はＣｄＺｎ
Ｔｅ基板上に戊長ざれたＭＷＩＲエビタキシャルＨｇＣ
ｄＴｅ層の上に更に彼着されたＣｄＴｅへのイオン注入
により形成され、また、所定の極性において整流性を有
するダイオード特性を示す。１０ｎＡ　（ｎａｎｏａｍ
ｐｓ）以下の低い漏洩電流が得られる。
本発明の好適な実施例に関して特に述べたが、本発明の
範囲および精神から逸脱することなく形式並びに詳細の
種々の変形がなされることは当業者により理解される。
【図面の簡単な説明】
第１ａ図一第１ｄ図は半導体装置の断面図であり、本発
明による方法の工程を示す。 第２ａ図および第２ｂ図は、それぞれ本発明の方法によ
り形成される砒素ドープのデバイスおよびインジウムド
ープのデバイスの特性（７７Ｋでの電流一電圧特性）を
示す。 第３図は本発明の方法の変形によるデバイスの一部分の
断面図を示す。 第４ａ図一第４ｄ図は半導体装置の断面図を示し、トラ
ンジスタの製造に用いた方法の工程を表す。 主な符号の説明 １０・・・ＨｇＣｄＴｅのような層；１２・・・多結晶
ＣｄＴｅのようなキャップ層；１４・・・マスク；１６
ａ・・・ドーブド領域；１６Ｃ・・・ｐ−ｎ接合；１８
・・・導電体；２０・・・ＣｄＴｅブラグ；２４・・・
下地層；２６・・・開口；２８・・・マスク；３０・・
・ＨｇＣｄＴｅのような層；３２・・・キャップ層；３
４・・・マスク：３６・・・ｎ一型領域：３８・・・ｐ
“型領域：４９・・・コンタクト。 −２８１− ○

Claims (30)

    【特許請求の範囲】
  1. （１）半導体材料からなる基板を用意する工程と； 上記基板の表面に横たわる下表面を有するキャップ層を
    形成する工程と； 上記下地基板が不所望な損傷を受けない厚さとになるよ
    うに上記キャップ層の上表面をとおして選択された化学
    種を注入する工程と； 取り囲む上記基板の材料とは異なる領域を上記基板中に
    形成するために、上記注入された化学種を上記キャップ
    層から上記下地基板に拡散する工程と； からなる半導体装置の製造方法。
  2. （２）上記拡散工程が上記基板およびキャップ層を熱的
    にアニールする最初の工程により達成されることを特徴
    とする特許請求の範囲第１項記載の半導体装置の製造方
    法。
  3. （３）上記注入工程が、上記キャップ層の上表面に上記
    注入工程での範囲を限定するマスクを設ける工程を含む
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置の製造方法。
  4. （４）上記下地基板に対して注入に関連したいかなる損
    傷をも避けると同時に、上記化学種が上記キャップ層内
    にある深さに注入されることを特徴とする特許請求の範
    囲第１項記載の半導体装置の製造方法。
  5. （５）上記基板を用意する工程が、上記基板への拡散が
    生じる領域を限定するための開口部を有するマスクを上
    記キャップ層の上表面に形成する付加的な工程を含むこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。
  6. （６）上記基板は第１の導電型を有するII−VI族或いは
    III−Ｖ族の材料からなり、上記キャップ層は上記基板
    の材料よりも大きいエネルギバンドギャップを有する材
    料からなると共に、上記注入される化学種は反対の導電
    型を有する領域を与えるように、或いは第１の型の増加
    した電気的導電度を有する領域を与えるように選択され
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。
  7. （７）上記基板はＨｇＣｄＴｅの層からなると共に上記
    キャップ層はＣｄＴｅからなることを特徴とする特許請
    求の範囲第６項記載の半導体装置の製造方法。
  8. （８）上記基板はｎ−型ＨｇＣｄＴｅからなると共に上
    記注入される化学種は上記ＨｇＣｄＴｅ内にｐ−ｎ接合
    を作るためのｐ−型領域を形成するように選択されるこ
    とを特徴とする特許請求の範囲第６項記載の半導体装置
    の製造方法。
  9. （９）上記基板はｐ−型ＨｇＣｄＴｅからなると共に上
    記注入される化学種は上記ＨｇＣｄＴｅ内にｐ−ｎ接合
    を作るためのｎ−型領域を形成するように選択されるこ
    とを特徴とする特許請求の範囲第６項記載の半導体装置
    の製造方法。
  10. （１０）上記基板はｐ−型或いはｎ−型 ＨｇＣｄＴｅからなると共に上記注入される化学種はそ
    れぞれｐ＾＋−型或いはｎ＾＋−型領域を形成するよう
    に選択されることを特徴とする特許請求の範囲第６項記
    載の半導体装置の製造方法。
  11. （１１）上記基体の化学的量論比を再確立するための第
    ２のアニールを行う工程を含むことを特徴とする特許請
    求の範囲第２項記載の半導体装置の製造方法。
  12. （１２）上記キャップ層がほぼ１００− １０、０００Åの範囲の厚さを有することを特徴とする
    特許請求の範囲第１項記載の半導体装置の製造方法。
  13. （１３）上記キャップ層の上表面から上記領域に導電的
    に結合する工程を含むことを特徴とする特許請求の範囲
    第１項記載の半導体装置の製造方法。
  14. （１４）上記キャップ層を除去する工程および上記基板
    の表面で上記領域に導電的に結合する工程とを含むこと
    を特徴とする特許請求の範囲第１項記載の半導体装置の
    製造方法。
  15. （１５）キャップ層を形成する工程が、多結晶材料、単
    結晶材料、有機材料、非晶質誘電体材料またはこれらの
    組み合わせからなる層を形成することによって達成され
    ることを特徴とする特許請求の範囲第１項記載の半導体
    装置の製造方法。
  16. （１６）キャップ層を形成する工程が、電気化学的に上
    記基板の材料と同様である層を形成することによって達
    成されることを特徴とする特許請求の範囲第１項記載の
    半導体装置の製造方法。
  17. （１７）上記基板を用意する工程が半導体材料の実質的
    に単結晶基板を与えることであることを特徴とする特許
    請求の範囲第１項記載の半導体装置の製造方法。
  18. （１８）II−VI族或いはIII−Ｖ族材料からなり、第１
    の導電型を有する実質的に単結晶基体層を用意する工程
    と； 上記基体層の表面にキャップ層を形成する工程と； 上記下地基体層が不所望な損傷を受けない厚さとになる
    ように上記キャップ層の上表面をとおして選択された化
    学種を注入する工程と； ｐ−ｎ接合を形成するための上記基体層内に第２の導電
    型を有する領域を形成するように選択された注入種を上
    記キャップ層から上記下地基体層に拡散する工程と； からなる半導体装置の製造方法。
  19. （１９）上記拡散工程が最初の熱的アニールの間に行わ
    れることを特徴とする特許請求の範囲第１８項記載の半
    導体装置の製造方法。
  20. （２０）上記基体層はＨｇＣｄＴｅからなり、水銀の飽
    和した雰囲気中で行われる第２のアニールにより上記Ｈ
    ｇＣｄＴｅ基体層の化学的量論比を再確立する工程を含
    むことを特徴とする特許請求の範囲第１９項記載の半導
    体装置の製造方法。
  21. （２１）上記キャップ層の上表面から上記 ｐ−ｎ接合に導電的に結合する工程を含むことを特徴と
    する特許請求の範囲第１８項記載の半導体装置の製造方
    法。
  22. （２２）上記キャップ層を除去する工程と、上記ｐ−ｎ
    接合に導電的に結合する工程とをさらに含むことを特徴
    とする特許請求の範囲第１８項記載の半導体装置の製造
    方法。
  23. （２３）キャップ層を形成する工程が、多結晶材料、単
    結晶材料、有機材料、非晶質誘電体材料またはこれらの
    組み合わせからなる層を形成することによって達成され
    ることを特徴とする特許請求の範囲第１８項記載の半導
    体装置の製造方法。
  24. （２４）II−VI族或いはIII−Ｖ族材料からなり、第１
    の導電型を有する基板を用意する工程と；上記基板の表
    面にキャップ層を形成する工程と；上記下地基板が不所
    望な損傷を受けない厚さとになるように上記キャップ層
    の上表面をとおして第１の選択された化学種を注入する
    工程と；ｐ−ｎ接合を形成するために上記基板内に第２
    の導電型を有する第１の領域を形成するように選択され
    た上記第１の注入化学種を上記キャップ層から上記下地
    基板に拡散する工程と； 上記下地基板が不所望な損傷を受けない厚さとになるよ
    うに上記キャップ層の上表面をとおして第２の選択され
    た化学種を注入する工程と；上記第１の領域とｐ−ｎ接
    合を形成するために第１の導電型を有する第２の領域を
    形成するように選択された上記第２の注入化学種を上記
    キャップ層から上記下地基板に拡散する工程と； とからなり、II−VI族或いはIII−Ｖ族材料からなる領
    域内にトランジスタ構造を形成する方法。
  25. （２５）上記第１の注入化学種を拡散する工程が、上記
    キャップ層を除去し、第２のキャップ層をベース層の表
    面上に形成する付加的な工程を含むことを特徴とする特
    許請求の範囲第２４項記載のトランジスタ構造の製造方
    法。
  26. （２６）上記ベース層、上記第１の領域および上記第２
    の領域に導電的に結合する工程をさらに含むことを特徴
    とする特許請求の範囲第２４項記載のトランジスタ構造
    の製造方法。
  27. （２７）上記トランジスタ構造がバイポーラｎｐｎトラ
    ンジスタ或いはバイポーラｐｎｐトランジスタからなる
    ことを特徴とする特許請求の範囲第２６項記載のトラン
    ジスタ構造の製造方法。
  28. （２８）上記トランジスタ構造がｎ−チャンネルＪＦＥ
    Ｔ或いはｐ−チャンネルＪＦＥＴからなることを特徴と
    する特許請求の範囲第２６項記載のトランジスタ構造の
    製造方法。
  29. （２９）上記キャップ層が、多結晶材料、有機材料、非
    晶質誘電体材料、単結晶材料、またはこれらの組み合わ
    せからなる群より選ばれた材料により形成されることを
    特徴とする特許請求の範囲第２４項記載のトランジスタ
    構造の製造方法。
  30. （３０）第２の選択された化学種を注入する工程が上記
    第１の注入化学種の拡散工程前に行われると共に上記第
    １の注入化学種の拡散工程および上記第２の注入化学種
    の拡散工程が実質的に同時に行われることを特徴とする
    特許請求の範囲第２４項記載のトランジスタ構造の製造
    方法。
JP2066728A 1989-06-05 1990-03-16 半導体材料における欠陥の少ない接合の形成方法 Pending JPH0395942A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/361,452 US4927773A (en) 1989-06-05 1989-06-05 Method of minimizing implant-related damage to a group II-VI semiconductor material
US361,452 1989-06-05

Publications (1)

Publication Number Publication Date
JPH0395942A true JPH0395942A (ja) 1991-04-22

Family

ID=23422122

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2066728A Pending JPH0395942A (ja) 1989-06-05 1990-03-16 半導体材料における欠陥の少ない接合の形成方法

Country Status (4)

Country Link
US (1) US4927773A (ja)
EP (1) EP0401473A3 (ja)
JP (1) JPH0395942A (ja)
IL (1) IL93702A0 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5403760A (en) * 1990-10-16 1995-04-04 Texas Instruments Incorporated Method of making a HgCdTe thin film transistor
US5454902A (en) * 1991-11-12 1995-10-03 Hughes Aircraft Company Production of clean, well-ordered CdTe surfaces using laser ablation
JPH05145093A (ja) * 1991-11-20 1993-06-11 Mitsubishi Electric Corp 半導体結晶への水銀拡散法
JP2746497B2 (ja) * 1992-03-03 1998-05-06 三菱電機株式会社 半導体装置の製造方法
US5416030A (en) * 1993-05-11 1995-05-16 Texas Instruments Incorporated Method of reducing leakage current in an integrated circuit
US6030853A (en) * 1993-08-13 2000-02-29 Drs Fpa, L.P. Method of producing intrinsic p-type HgCdTe using CdTe capping layer
US5599733A (en) * 1993-10-15 1997-02-04 Texas Instruments Incorporated Method using cadmium-rich CdTe for lowering the metal vacancy concentrations of HgCdTe surfaces
US5478776A (en) * 1993-12-27 1995-12-26 At&T Corp. Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate
US5536680A (en) * 1995-05-08 1996-07-16 Texas Instruments Incorporated Self-aligned bump bond infrared focal plane array architecture
US5804463A (en) * 1995-06-05 1998-09-08 Raytheon Ti Systems, Inc. Noble metal diffusion doping of mercury cadmium telluride for use in infrared detectors
US5861321A (en) * 1995-11-21 1999-01-19 Texas Instruments Incorporated Method for doping epitaxial layers using doped substrate material
TW434844B (en) * 1999-12-04 2001-05-16 Nat Science Council Ohmic contact structure of II-VI semiconductor and its fabricating method
US20050275056A1 (en) * 2004-05-26 2005-12-15 Stephen Forrest Organic heterojunction bipolar transistor
JP2009218711A (ja) * 2008-03-07 2009-09-24 Canon Inc 情報処理装置、画像処理装置、情報処理装置の制御方法、画像処理装置の制御方法、及び、プログラム
IL218185B (en) 2012-02-19 2018-12-31 Safe T Data A R Ltd Internal server intrusion protection system
LT6047B (lt) 2012-10-18 2014-06-25 Vilniaus Universitetas Naujas defektų formavimo būdas naudojant rentgeno spinduliuotę ir elektrinį lauką ir jo panaudojimas

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952533A (ja) * 1982-09-17 1984-03-27 株式会社　サタケ 竪型循環精米機

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
JPS6043656B2 (ja) * 1979-06-06 1985-09-30 株式会社東芝 半導体装置の製造方法
US4389768A (en) * 1981-04-17 1983-06-28 International Business Machines Corporation Self-aligned process for fabricating gallium arsenide metal-semiconductor field effect transistors
EP0068652B1 (en) * 1981-06-24 1988-05-25 The Secretary of State for Defence in Her Britannic Majesty's Government of the United Kingdom of Great Britain and Photo diodes
US4431460A (en) * 1982-03-08 1984-02-14 International Business Machines Corporation Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer
US4462959A (en) * 1982-04-05 1984-07-31 Texas Instruments HgCdTe Bulk doping technique
US4472206A (en) * 1982-11-10 1984-09-18 International Business Machines Corporation Method of activating implanted impurities in broad area compound semiconductors by short time contact annealing
JPS59129474A (ja) * 1983-01-13 1984-07-25 Fujitsu Ltd 半導体装置の製造方法
US4617724A (en) * 1983-06-30 1986-10-21 Fujitsu Limited Process for fabricating heterojunction bipolar transistor with low base resistance
JPS6063961A (ja) * 1983-08-30 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
DE3610157A1 (de) * 1986-03-26 1987-10-01 Licentia Gmbh Verfahren zur herstellung mindestens eines pn-ueberganges
JPS6343370A (ja) * 1986-08-08 1988-02-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US4824798A (en) * 1987-11-05 1989-04-25 Xerox Corporation Method of introducing impurity species into a semiconductor structure from a deposited source

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5952533A (ja) * 1982-09-17 1984-03-27 株式会社　サタケ 竪型循環精米機

Also Published As

Publication number Publication date
IL93702A0 (en) 1990-12-23
EP0401473A2 (en) 1990-12-12
EP0401473A3 (en) 1991-12-18
US4927773A (en) 1990-05-22

Similar Documents

Publication Publication Date Title
US5057439A (en) Method of fabricating polysilicon emitters for solar cells
EP0090940B1 (en) Method of forming emitter and intrinsic base regions of a bipolar transistor
US4160991A (en) High performance bipolar device and method for making same
US5424572A (en) Spacer formation in a semiconductor structure
US4504332A (en) Method of making a bipolar transistor
US5281552A (en) MOS fabrication process, including deposition of a boron-doped diffusion source layer
US4236294A (en) High performance bipolar device and method for making same
JPH0395942A (ja) 半導体材料における欠陥の少ない接合の形成方法
JPH09186172A (ja) 集積電子装置
GB1601676A (en) Semiconductor devices and method of manufacturing the same
US4489104A (en) Polycrystalline silicon resistor having limited lateral diffusion
US4408387A (en) Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask
JPH09504411A (ja) セルフアラインｃｍｏｓプロセス
US5443994A (en) Method of fabricating a semiconductor device having a borosilicate glass spacer
US3725145A (en) Method for manufacturing semiconductor devices
US4983534A (en) Semiconductor device and method of manufacturing the same
JPH065706B2 (ja) ＢｉＣＭＯＳ素子の製造方法
EP0622832B1 (en) Method of connecting a wiring with a semiconductor region and semiconductor device obtained by this method
US6184098B1 (en) Field effect transistor device and method of manufacturing the same
JPH0817841A (ja) 半導体基板，半導体装置及び半導体装置の製造方法
JP3033155B2 (ja) 半導体装置の製造方法
US6806170B2 (en) Method for forming an interface free layer of silicon on a substrate of monocrystalline silicon
US4673531A (en) Polycrystalline silicon resistor having limited lateral diffusion
US6806159B2 (en) Method for manufacturing a semiconductor device with sinker contact region
JP2504553B2 (ja) バイポ―ラトランジスタを有する半導体装置の製造方法