JPS59129474A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS59129474A
JPS59129474A JP483483A JP483483A JPS59129474A JP S59129474 A JPS59129474 A JP S59129474A JP 483483 A JP483483 A JP 483483A JP 483483 A JP483483 A JP 483483A JP S59129474 A JPS59129474 A JP S59129474A
Authority
JP
Japan
Prior art keywords
type
layer
insulating film
compound semiconductor
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP483483A
Other languages
English (en)
Inventor
Kunihiro Tanigawa
谷川 邦広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP483483A priority Critical patent/JPS59129474A/ja
Publication of JPS59129474A publication Critical patent/JPS59129474A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (a)  発明の技術分野 本発明はivj 工S F E Tの製造法、特に化合
物半導体を材料とし、ソース、ドレイン、ゲートの各(
ト)技術の背景 近年、化合物半導体を半導体基板とした各種の半導体装
置が作られて来ているが、最近ではこの傾向はMISF
ETにも波及してきて種々な試みがなされている。
(c)  従来技術と問題点 半導体装置を構成する上で、基板となる半導体が化合物
半導体である場1合には、アクセプタあるいはドナーと
して用いるに適当な不純物元素が未だ見出されていない
ものもある。こうした場合には結晶格子の空格子点がア
クセプタまたはドナーとして働き得ることを利用するこ
とがj−ばしげにして行われる。この1例を示すと、水
銀カドミウムテルル(HgOdTe)の化合物半導体で
はHgの空格子点がアクセプタとして働き、p型の伝導
を示すことがよく知られている。しかし、HgCαTe
においては局部的に空格子点を形成させることは困難で
あり、このためにpチャンネル型のMISFETを作る
ことは難しかった。
本発明は上記従来の欠点に鑑み、工程に簡単な変化をも
たせることによってpチャンネル型のMISFETを構
成する製造方法を提供するととを目的とする。
(θ)発明の構成 そしてこの目的は化合物半導体を用いてMISFETを
構成するに際し、半絶縁性の化合物半導体基板上にn型
の化合物半導体層を備えたウェーハを作る工程と、当該
工程の後に上記ウェーハを高温雰囲気中で熱処理して当
該半導体層をp型にする工程と、このp型化された半導
体層の所定部分を、絶縁膜で覆って熱処理するかまたは
レジストで覆った上でイオン注入するかして上記絶縁膜
またはレジスト直下以外の半導体嶺域を選択的にn型化
する工程とを主体とする半導体装置の製造方法によって
達成される。
(ロ 発明の実施例 以下本発明の実施例を図面によって詳述する。
1)まずCclTeからなる半絶縁性の基板lの片方の
主面上に、第1図(a)に示したように例えばイをドー
プすることによってn型化されたHgCdTe層2を形
成する。
11)そしてこれに対して水銀雰囲気中において600
〜400°Cの熱処理を施せば前記のn型のHgCdT
e層2中のHg原子は第1図mの矢印イで示したように
抜は出してあとにはHgの空格子点が残るのでこの層2
ばp型に変換する。
111)さらにこのp型となったHgCdTe層2の上
に、第1図(C)に示したように例えばZnSなどを材
料とする保護膜3を所定の形状に形成バターニングする
IV)  そしてその後、再びHg雰囲気中でこの試料
を例えば200℃に保ち、Hg原子をHgCdTe層2
中に矢印口で示したように導入してHg原子で先に出来
ていたHgの空格子点を埋めてやればHgCdTe層2
をもとのようにn型に戻すことができるのであるが、こ
の場合水銀原子は、バターニングされて所定形状となっ
た保護膜3の下側にも第1図(d)の矢印ハで示したよ
うに導入されてしまうので、p型領域4の実質長さは保
護膜りの寸法よりも狭くなり、第1図(4)中でlとし
て示した寸法でしかなくなる。
い 最後に上記保護膜3を除去し、新たにゲート絶縁膜
5およびフィールド絶縁膜6を形成してコンタクト孔を
設け、その上から例えばアルミニウム(1)のような金
属を蒸着し、ソース。
ドレインとなるp型HgC(ITeとのコンタクトなら
びに絶縁膜上の配線を行い所定のバターニングを施すと
第1図(e)に見られるような構造のMISFETが完
成する。
第2図は本発明の第2の実施例を示すもので、前記第1
図(a)、(至)の工程までは同じである。このように
してできた試料の上面にバターニングしな。
い絶縁膜8を載置し、その上の所定部分にレジスト7を
第2図(a)に示した形に塗布する。こうしておいて矢
印二で示したようにポロン(B)のイオン注入を行えば
レジストで覆れていない部分のHgCdTe層2け第2
図(至)中で9として示した領域がn刑Vガ←+入−I
Ahl−レジスト7市下の4aとして示した領域はn型
に反転せず、しかも図中で4として示した長さはレジス
ト7の寸法りと変ることが々く、いわゆる士ルファフィ
ンメントが可能となる。
こうしてできたもののレジスト?、絶縁膜9を除去した
後は先の第1図(θ)で述べたように、やはりゲート絶
縁膜5およびフィールド絶縁膜6を形成してコンタクト
孔を設け、その上からやはりAlの蒸着を行なって所定
のバターニングを施せば、先の第1図(e)に見られる
ような構造のMISFETが完成する。
リ 発明の効果 以上、詳細に説明したように、本発明に係る半導体装置
の製造方法を用いれば、基板が化合物半導体であっても
pチャンネル型のMISFETを作ることができるので
、実用上、多大の効果が期待できる。
【図面の簡単な説明】
第1図は本発明の半導体装置、特にMISFETの製造
工程を示す図、第2図はその変形実施例を示す図である
。 図において、111−1.化合物半導体基板、2はp型
層、3は絶縁膜、4はソースおよびドレイン、5はゲー
ト絶縁膜、6はフィールド絶縁膜、7はレジストをそれ
ぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 化合物半導体を用いてMISFETを構成するに際し、
    半絶縁性の化合物半導体基板上にn型の化合物半導体層
    を備えたウェーハを作る工程と、当該工程の後に上記ウ
    ェーハを高温雰囲気中で熱処理して当該半導体層tI)
    型にする工程と、このp型化された半導体層のソースお
    よびドレイン予定部分を、絶縁膜で覆って熱処理するか
    またはレジヌトで覆った上でイオン注入するかして上記
    絶縁膜またはレジヌF直下以外の半導体領域を選択的に
    n型化する工程とを主体とすることを特徴とする半導体
    装置の製造方法っ
JP483483A 1983-01-13 1983-01-13 半導体装置の製造方法 Pending JPS59129474A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material

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