DE3610157A1 - Verfahren zur herstellung mindestens eines pn-ueberganges - Google Patents

Verfahren zur herstellung mindestens eines pn-ueberganges

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung mindestens eines pn-Überganges nach dem Oberbegriff des Patentanspruches 1.
Die Erfindung betrifft insbesondere ein Verfahren zur unterschiedlichen Dotierung von Verbindungshalbleitern, die aus Elementen der II. bis VI. Hauptgruppe des Perioden­ systems der Elemente zusammengesetzt sind. Derartige Verbindungshalbleiter enthalten z. B. die Elemente Gallium (Ga), Indium (In), Arsen (As) sowie Phosphor (P).
Die Erfindung betrifft die Dotierung von Verbindungshalb­ leitern zur Erzeugung von lokal begrenzten Strukturen mit unterschiedlichem Leitungstyp unter Anwendung von zwei verschiedenen Dotierstoffen. Während Dotierverfahren mit nur einem Dotierstoff relativ einfach durchzuführen sind, erfordert die Anwendung von zwei Dotierstoffen die gegen­ seitige Anpassung der Dotierschritte. Da eine derartige Dotierung in zwei Schritten erfolgt, ist die Temperatur­ belastung eines Halbleiterkörpers erheblich größer als bei einem einzigen Dotiervorgang.
Dabei ist es in nachteiliger Weise möglich, daß sich der Verbindungshalbleiter zersetzt, da seine chemischen Kompo­ nenten einen unterschiedlichen Dampfdruck besitzen. Bei einem beispielhaft gewählten GaAs-Verbindungshalbleiter besitzt das Arsen einen höheren Dampfdruck als Gallium.
Für die Dotierung derartiger Verbindungshalbleiter sind Epi­ taxie-, Implantations- sowie Diffusionsverfahren derzeit üblich. Jedoch sind alle diese Verfahren bei der Erzeugung von zwei unterschiedlich dotierten Zonen, die im wesent­ lichen parallel zur Oberfläche des Halbleiterkörpers verlaufen, so daß der entstandene pn-Übergang ebenfalls im wesentlichen parallel zu der Oberfläche liegt, mit Nach­ teilen behaftet.
Das Dotieren während eines Epitaxieverfahrens erfolgt bevorzugt ganzflächig. Zur Abgrenzung lokaler Strukturen muß entweder ein zusätzlicher Diffusionsprozeß oder eine Mesa-Ätzung vorgenommen werden. Selektive Epitaxie ist im Prinzip möglich, indem die für eine Beschichtung nicht vorgesehenen Bereiche mit Siliziumdioxid abgedeckt werden. Die praktischen Schwierigkeiten in diesem Verfahren be­ stehen darin, daß die freiliegenden Stellen nicht zuver­ lässig beschichtet werden, oder daß die neue Schicht die Randbereiche überwuchert und diese zusätzlichen Wülste mechanisch entfernt werden müssen. Der Hauptnachteil für Verbindungshalbleiter besteht jedoch in der langen Dauer, ungefähr eine Stunde, des Epitaxieprozesses und den dabei nötigen relativ hohen Temperaturen (600-700°C).
Demgegenüber haben Implantationsverfahren scheinbar den Vorteil, daß sie bei Raumtemperatur durchgeführt werden. Jede Implantation erfordert jedoch einen Tempervorgang bei hohen Temperaturen (größer 700°C) zum Ausheilen von Implantationsschäden innerhalb des Kristallgefüges des Halbleiterkörpers sowie zur Aktivierung des implantierten Dotierstoffes. Demnach ist ein Implantationsvorgang zwangs­ läufig mit einem Hochtemperaturschritt verbunden. Bei diesem Temperschritt wird aber außerdem die Kristallober­ fläche angegriffen. Um die Oberfläche während des Temperns zu schützen, muß in einem weiteren Verfahrensschritt bei ebenfalls erhöhter Temperatur SiO2 (in einem CVD ("chemi­ cal-vapour deposition")-Verfahren bei einer Temperatur von ungefähr 450°C) oder Si3N4 (in einem Plasma-Beschich­ tungsverfahren bei einer Temperatur von ungefähr 300°C) abgeschieden werden.
Diese zusätzliche Temperaturbelastung kann allerdings vermieden werden, indem man ein sogenanntes spin-on-Glas als Schutzschicht verwendet oder die Oberfläche mit einer zweiten Halbleiterscheibe abdeckt, die in der englisch­ sprachigen Literatur auch "proximity cap" genannt wird. Der einem Fachmann geläufige Ausdruck "spin-on-Glas" könnte auch mit "Aufschleuderglas" bezeichnet werden.
Vorteil von Implantationsvorgängen ist die leichte Struk­ turierung der Halbleiter-Oberfläche mit Hilfe einer Lack­ maske. Aber bei der Auswahl der Dotierstoffe ergeben sich Schwierigkeiten. Nur Dotierstoffe, die n-Leitung erzeugen, sind ohne Probleme anwendbar. Als p-Dotierstoffe müssen Atome mit einer relativ hohen Massezahl eingesetzt werden, wodurch sich bei derzeit gebräuchlichen Implantationsener­ gien (kleiner 400 keV) nur sehr geringe Eindringtiefen ergeben (kleiner 0,2 µm). In manchen Fällen mag dies erwünscht sein. Wird jedoch eine breite p-dotierte Zone gefordert, so ist die Implantation keine technische Lösung.
Bei Diffusionsverfahren sind im Gegensatz zur Implantation die p-Dotierstoffe leicht zugänglich, während n-Dotier­ stoffe nur sehr flache Profile ergeben. Üblicherweise wird der Dotierstoff über die Gasphase angeboten, dadurch ist die Oberflächenkonzentration am Halbleiter festgelegt. Eine Veränderung der Diffusionsbedingungen ist nur noch über die Temperatur möglich. Die Diffusionstemperaturen liegen bei 500°C bis 700°C, bedingen daher ebenfalls eine hohe Temperaturbelastung des Halbleiterkörpers.
Eine zweifache lokale Dotierung kann lediglich getrennt in zwei aufeinanderfolgenden Schritten durchgeführt werden, wobei jeweils eines der genannten Dotierungsverfahren eingesetzt wird. Da bei jedem dieser Vorgänge eine höhere Temperatur erforderlich ist, ergibt sich zwangsläufig eine sehr hohe Temperaturbelastung.
Der Erfindung liegt daher die Aufgabe zugrunde, ein gat­ tungsgemäßes Verfahren anzugeben, das eine möglichst geringe Temperaturbelastung der zu dotierenden Halbleiter­ körper ermöglicht und bei dem gleichzeitig während des Dotiervorganges die Oberfläche des Halbleiterkörpers geschützt wird.
Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale. Vorteil­ hafte Ausgestaltungen und/oder Weiterbildungen sind den Unteransprüchen entnehmbar.
Ein erster Vorteil der Erfindung besteht darin, daß im wesentlichen gleichzeitig zwei Dotierstoffe in das Kri­ stallgitter des Halbleiters eingebracht werden und dort unterschiedliche Leitungstypen erzeugen.
Ein zweiter Vorteil besteht darin, daß eine Wärmebehand­ lung durchgeführt wird, bei der gleichzeitig Implanta­ tionsschäden ausgeheilt werden und ein Diffusionsvorgang durchgeführt wird.
Ein dritter Vorteil besteht darin, daß die Wärmebehandlung derart wählbar ist, daß bei bereits vorhandenen dotierten und/oder undotierten Halbleiterschichten, pn-Übergängen sowie Heteroübergängen eine störende Veränderung vermieden wird.
Die Erfindung beruht darauf, daß mindestens ein erster Dotierstoff implantiert wird und mindestens ein zweiter durch Diffusion in einen Halbleiterkörper eingebracht wird. Die Ausheilung von Implantationsschäden und ein Diffusionsvorgang werden gleichzeitig ausgeführt. Als Diffusionsquelle dient ein spin-on-Glas wie es z. B. in der DE-OS 24 47 204 beschrieben wird, das gleichzeitig als Oberflächenschutz für den Halbleiter dient. Durch entspre­ chende Zugabe einer geeigneten Verbindung einer entspre­ chenden Menge des zweiten Dotierelements kann die spin-on- Schicht für viele Anwendungsfälle aufbereitet werden. Durch Änderung der Temperatur und Dauer des Temperprozes­ ses, bei welchem gleichzeitig Ausheilung und Diffusion erfolgt, können verschiedene Kombinationen an Dotierungs­ profilen für zwei Dotierstoffe, die gegensätzlichen Lei­ tungstyp erzeugen, hergestellt werden. Dies wird im fol­ genden anhand von Ausführungsbeispielen näher erläutert unter Bezugnahme auf eine der schematischen Zeichnungen.
Die Fig. 1 bis 3 zeigen schematische Darstellungen zur Erläuterung des Verfahrens.
Fig. 1a zeigt einen Halbleiterkörper (Substrat) 1, der als niedrig dotierte GaInAs-Epitaxieschicht ausgebildet ist. Zur Erzeugung einer n-leitenden Zone werden zunächst Si-Atome 2 als erster Dotierstoff implantiert, z. B. mit einer Dosis von 4 × 1014 cm -3 sowie mit einer Implantations­ energie von ungefähr 180 keV. Es entsteht eine Si-haltige Implantationsschicht 3. Auf diese wird anschließend eine Schicht 4 (Fig. 1b) aus einem spin-on-Glas aufgebracht, das Zink (Zn) als zweiten Dotierstoff enthält, der eine p-Dotierung bewirkt. Der Dotierstoffgehalt in dem spin-on- Glas beträgt ungefähr 10 mol-%. Gemäß Fig. 1c entsteht daraus während einer Wärmebehandlung während einer Zeit von ungefähr zwei Minuten und einer Temperatur von unge­ fähr 650°C gleichzeitig eine Oxidschicht 4′, eine Zn-hal­ tige, p-dotierte Zone 5 sowie eine Si-haltige, n-dotierte Zone 3′. Die p-dotierte Zone 5 entsteht, da Zn aus der Oxidschicht 4′ in die n-dotierte Zone 3′ diffundiert und weil die eindiffundierende Menge an Zn die in diesem Bereich vorhandene Menge an Si übertrifft. Da die Diffu­ sionszeit sehr kurz ist, erreicht die Zn-Dotierung keine große Eindringtiefe, die von der Halbleiteroberfläche 7 aus gemessen wird, so daß der entstehende pn-Übergang 6 nahe an der Halbleiteroberfläche 7 liegt.
Fig. 2 zeigt die entstandene Ladungsträgerkonzentration C in Abhängigkeit von der Eindringtiefe T.
Der entstandene pn-Übergang 6 liegt bei einer Tiefe von ungefähr 0,9 µm. Mit p bzw. n sind die p- bzw. n-dotierten Zonen 5 bzw. 3′ bezeichnet.
Von dem in Fig. 1 erläuterten Herstellungsverfahren aus­ gehend werden im folgenden weitere Ausführungsbeispiele erläutert.
Zunächst läßt sich die Eindringtiefe des pn-Überganges 6 ohne Schwierigkeiten durch eine höhere Temperatur während der Wärmebehandlung vergrößern. Eine längere Wärmebehand­ lung vergrößert zwar durch die Eindringtiefe der n-dotier­ ten Zone 3′, dabei wird aber auch die Verteilung der n-Dotierung geändert. Dies kann zur Einstellung des sog. Do­ tierungslevels auf der n-leitenden Seite des pn-Überganges benutzt werden. Bei einer Veränderung des Dotierstoffange­ bots im spin-on Glas zu höheren Werten kann sich der in Fig. 3 gezeigte Effekt einstellen. Die diffundierende p-Zone 5 durchläuft die implantierte n-Zone 3′, so daß sich eine p-Zone 5 unterhalb der n-Zone 3′ ergibt. Auf diese Weise ist z. B. die Erzeugung von sogenannten vergra­ benen Halbleiterschichten ("buried layers") möglich. Dabei muß die Höhe der Implantationsenergie, der Implantations­ dosis, Temperatur und Verfahrensdauer auf dieses Ergebnis abgestimmt sein.
Eine weitere Änderungsmöglichkeit ergibt sich durch den Austausch der Dotierstoffelemente. Diffusionen aus einem Dotierfilm sind auch für n-Leitung erzeugende Elemente möglich. Die oben erwähnten Einschränkungen der Implanta­ tionsmöglichkeiten bei p-Typ-Elementen bleiben zwar be­ stehen, jedoch kann durch Kombination mit der Diffusion eine Verbreiterung der p-Zonen erreicht werden oder die schmale p-Zone wird ausgenutzt für eine Durchdiffusion eines n-Typ-Elements. Dieser Vorgang entspricht Fig. 3, wobei n mit p zu vertauschen ist.
In manchen Ausführungsbeispielen ist ein Implantationspeak sehr nahe an der Halbleiteroberfläche erforderlich. Dieses ist durch folgendes Verfahren erreichbar: Das spin-on-Glas wird bereits vor der Implantation auf den Halbleiterkörper aufgebracht. Die Oxidschicht wirkt als Implantationsbar­ riere, so daß das Implantationsmaximum zur Oberfläche verschoben wird. Außerdem reduziert die Schicht ein soge­ nanntes Tunneln ("channeling"), welches auftritt, wenn in kristallines Material direkt implantiert wird.
Es versteht sich, daß die beschriebenen Verfahren zur Dotierung für eine Bauelementetechnologie nur dann sinn­ voll sind, wenn eine laterale Strukturierung möglich ist. Bei spin-on-Gläsern kann dies sehr einfach erreicht werden durch Strukturieren der Schicht selbst. Nur der verblei­ bende Rest wirkt dann als lokale Quelle. Es kann aber auch wie bei Diffusion aus der Gasphase, zunächst eine struk­ turierte Maskierungsschicht aufgebracht werden, über die dann ganzflächig das spin-on Glas gelegt wird.
Das Verfahren ist nicht auf die beschriebenen Anwendungs­ beispiele beschränkt, es kann im Gegenteil mit allen Verbindungshalbleitern als Substrat eingesetzt werden, sofern nur die entsprechende Dotiermaterialien auf diese Substrate abgestimmt sind.
Weiterhin ist es möglich, anstatt eines Ionenimplanta­ tionsverfahrens ein Implantationsverfahren mit Hilfe einer sogenannten Stoßionisation zu verwenden, das bei­ spielsweise in der deutschen Patentanmeldung P 34 42 460 beschrieben ist.
Außerdem ist es möglich, das erfindungsgemäße Verfahren auf Halbleitermaterialien anzuwenden, die im wesentlichen aus einem Element bestehen, z. B. Silizium (Si) oder Germa­ nium (Ge).

Claims (10)

1. Verfahren zur Herstellung mindestens eines pn-Über­ ganges in einem Halbleiterkörper, insbesondere in einem III/V- oder II/VI oder II/IV-Halbleiterkörper, bei welchem der pn-Übergang im wesentlichen parallel zur Halbleiter­ oberfläche liegt und bei welchem mindestens eine Wärmebe­ handlung des Halbleiterkörpers erfolgt, dadurch gekenn­ zeichnet,
  • - daß durch Implantation in den Halbleiterkörper (1) mindestens ein erstes Dotierelement eingebracht wird, das einen Leitungstyp erzeugt,
  • - daß auf den Halbleiterkörper (1) eine Oxidschicht (4) aufgebracht wird, die mindestens ein zweites Dotierelement enthält, und
  • - daß das zweite Dotierelement durch Diffusion in den Halbleiterkörper (1) eingebracht wird und dort einen anderen Leitungstyp erzeugt.
2. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach Anspruch 1, dadurch gekennzeichnet, daß während der Diffusion des zweiten Dotierelementes eine Wärmebe­ handlung angewandt wird, welche das erste Dotierelement aktiviert.
3. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Diffusion derart gewählt wird, daß das zweite Dotierelement eine geringere Eindringtiefe (6) besitzt als das erste Dotierelement.
4. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Diffusion und/oder Implantation derart gewählt wird (werden), daß die Eindringtiefe (8) des zweiten Dotierelements größer ist als diejenige des ersten Dotierelements.
5. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf den Halbleiterkörper (1) ein das zweite Dotierelement enthaltende spin-on-Glas aufge­ bracht wird, aus dem anschließend die Oxidschicht (4′) erzeugt wird.
6. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß auf den Halbleiterkörper (1) zunächst ein spin-on-Glas aufgebracht wird, welches das zweite Dotierelement enthält
  • - daß anschließend durch das spin-on-Glas hindurch eine Implantation erfolgt, welche das erste Dotierelement enthält, und
  • - daß anschließend eine Wärmebehandlung erfolgt, durch welche die Aktivierung der ersten sowie die Diffusion des zweiten Dotierelements erfolgen.
7. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
  • - daß der Halbleiterkörper (1) aus einem Verbin­ dungshalbleiter besteht, in dem Silizium einen n- Leitungstyp erzeugt und Zink einen p-Leitungstyp,
  • - daß das erste Dotierelement Silizium ist und implantiert wird und
  • - daß das zweite Dotierelement Zink ist und dif­ fundiert wird.
8. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Implantation durch ein Ionenim­ plantationsverfahren durchgeführt wird.
9. Verfahren zur Herstellung mindestens eines pn-Übergan­ ges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Implantation durch ein Stoßionisa­ tionsverfahren erfolgt.
10. Verfahren zur Herstellung mindestens eines pn-Über­ ganges nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Halbleiterkörper (1) erzeugt wird, der eine dotierte vergrabene Halbleiterschicht (5, Fig. 3) unterhalb einer vorher erzeugten ebenfalls dotierten Halbleiterschicht besitzt.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material
DE4331937A1 (de) * 1993-09-16 1994-03-17 Ulrich Prof Dr Mohr Verfahren zur Eindiffusion von Dotanten in Halbleiterfestkörper
DE4306565A1 (de) * 1993-03-03 1994-09-08 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ARNOLD, N., SCHMITT, R., HEIME, K.: Diffusion in III-V Semiconductors from Spin-On Film Sources, in: J.Phys.D: Appl.Phys., 17, 1984, S. 443-474 *
KUZUHARA, M. - KOHZU, H.: SiOxNx capped annealing for Si-implanted GaAs, in: Appl.Phys.Lett. 44 (5),1984, S. 527-529 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927773A (en) * 1989-06-05 1990-05-22 Santa Barbara Research Center Method of minimizing implant-related damage to a group II-VI semiconductor material
EP0401473A2 (de) * 1989-06-05 1990-12-12 Santa Barbara Research Center Verfahren zur Herstellung eines PN-Übergangs mit niedriger Fehlerdichte und Formierung einer Isolationszone in einem Halbleitermaterial
EP0401473A3 (de) * 1989-06-05 1991-12-18 Santa Barbara Research Center Verfahren zur Herstellung eines PN-Übergangs mit niedriger Fehlerdichte und Formierung einer Isolationszone in einem Halbleitermaterial
DE4306565A1 (de) * 1993-03-03 1994-09-08 Telefunken Microelectron Verfahren zur Herstellung eines blauempfindlichen Photodetektors
US5424222A (en) * 1993-03-03 1995-06-13 Temic Telefunken Microelectronic Gmbh Method for manufacture of a blue-sensitive photodetector
DE4331937A1 (de) * 1993-09-16 1994-03-17 Ulrich Prof Dr Mohr Verfahren zur Eindiffusion von Dotanten in Halbleiterfestkörper

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