CN102822971A - 具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET - Google Patents

具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET Download PDF

Info

Publication number
CN102822971A
CN102822971A CN2011800154964A CN201180015496A CN102822971A CN 102822971 A CN102822971 A CN 102822971A CN 2011800154964 A CN2011800154964 A CN 2011800154964A CN 201180015496 A CN201180015496 A CN 201180015496A CN 102822971 A CN102822971 A CN 102822971A
Authority
CN
China
Prior art keywords
nano wire
grid
fet
germanium
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800154964A
Other languages
English (en)
Other versions
CN102822971B (zh
Inventor
G·科恩
C·E·穆雷
M·J·鲁克斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102822971A publication Critical patent/CN102822971A/zh
Application granted granted Critical
Publication of CN102822971B publication Critical patent/CN102822971B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

提供了在基于纳米级沟道的场效应晶体管（FET）中嵌入硅锗（e-SiGe）源极和漏极应力源的技术。在一方面中，一种制造FET的方法包括以下步骤。提供掺杂的衬底，在所述掺杂的衬底上具有电介质。在所述电介质上设置至少一个硅（Si）纳米线。掩蔽所述纳米线的一个或多个部分而使所述纳米线的其它部分暴露。在所述纳米线的暴露的部分上生长外延锗（Ge）。使所述外延Ge与所述纳米线中的Si相互扩散而形成嵌入在所述纳米线中的SiGe区域，所述SiGe区域在所述纳米线中引入压缩应变。所述掺杂的衬底用作所述FET的栅极，所述纳米线的掩蔽部分用作所述FET的沟道，且嵌入的SiGe区域用作所述FET的源极和漏极区域。

Description

具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET
技术领域
本发明涉及基于纳米级沟道的场效应晶体管（FET），例如FinFET和纳米线FET，更具体而言，涉及在基于纳米级沟道的FET中嵌入硅锗（e-SiGe）源极和漏极应力源（stressor）的技术。
背景技术
在体（bulk）平面p沟道场效应晶体管（p-FET）中，已成功使用嵌入式硅锗（e-SiGe）源极和漏极作为在p-FET沟道中诱发应变的有效方法。一般而言，FET包括通过至少一个沟道连接的源极和漏极、以及调节通过沟道的电流的栅极。压缩应变提高空穴迁移率，并因此增大器件驱动电流。
用于体平面p-FET中的e-SiGe源极和漏极的工艺包括：在硅（Si）中蚀刻出p-FET的源极和漏极区域，然后从SiGe外延生长源极和漏极区域。由于SiGe与Si之间的晶格失配（其中SiGe具有大晶格常数），源极和漏极区域在p-FET沟道中诱发压缩应变。
对于互补金属氧化物半导体（CMOS）技术的进一步按比例缩放，诸如FinFET和纳米线FET的非平面器件呈现的短沟道控制比平面体FET所能获得的短沟道控制更加优异。可惜的是，无法以e-SiGe目前已知的形式使用e-SiGe以使这些非平面器件中的FET沟道应变。e-SiGe工艺与这些非平面FET几何形状不相容的主要原因是，沟道由极薄的体（例如鳍片（fin）或纳米线）制成。由于不存在外延SiGe可从其引晶（seed）的衬底，因此不可能蚀刻出沟道扩展部（extension）以用外延SiGe取代这些沟道扩展部。
因此，需要能够集成e-SiGe源极和漏极与非平面FET器件（例如FinFET和纳米线FET）的技术。
发明内容
本发明提供在基于纳米级沟道的场效应晶体管（FET）中嵌入硅锗（e-SiGe）源极和漏极应力源的技术。在本发明的一个方面中，一种制造FET的方法包括以下步骤。提供掺杂的衬底，在所述掺杂的衬底上具有电介质。在所述电介质上设置至少一个硅（Si）纳米线。掩蔽所述纳米线的一个或多个部分而使所述纳米线的其它部分暴露。在所述纳米线的暴露的部分上生长外延锗（Ge）。使所述外延Ge与所述纳米线中的Si相互扩散而形成嵌入在所述纳米线中的SiGe区域，所述SiGe区域在所述纳米线中引入压缩应变。所述掺杂的衬底用作所述FET的栅极，所述纳米线的掩蔽部分用作所述FET的沟道，且嵌入的SiGe区域用作所述FET的源极和漏极区域。
在本发明的另一方面中，提供一种FET。所述FET包括：掺杂的衬底，其上具有电介质；至少一个Si纳米线，其被设置在所述电介质上；掩模，其在所述纳米线的一个或多个部分之上；以及在所述纳米线中嵌入的第一SiGe区域和第二SiGe区域，其在所述纳米线中引入压缩应变，其中，所述掺杂的衬底用作所述FET的栅极，所述纳米线的在所述掩模之下的部分用作所述FET的沟道，所述嵌入的第一SiGe区域用作所述FET的源极区域，且所述嵌入的第二SiGe区域用作所述FET的漏极区域。
在本发明的又一方面中，提供另一种制造FET的方法。所述方法包括以下步骤。提供绝缘体上硅（SOI）晶片。所述SOI晶片具有在掩埋氧化物（BOX）之上的SOI层。在所述SOI层中形成多个纳米线和衬垫（pad），其中所述衬垫以梯子状配置附接在所述纳米线的相反两端。在所述纳米线和衬垫之上形成热氧化物。围绕每一个所述纳米线的至少一部分在所述热氧化物上形成虚栅极（dummy gate）。从所述纳米线的自所述栅极伸出的部分和从每一个所述衬垫的至少一部分去除所述热氧化物。在从其去除了所述热氧化物的所述纳米线的自所述栅极伸出的部分和所述衬垫的部分上生长外延Ge。使所述外延Ge与所述纳米线和衬垫中的Si相互扩散而形成嵌入的SiGe源极和漏极区域，所述嵌入的SiGe源极和漏极区域在所述纳米线中引入压缩应变。在所述虚栅极以及嵌入的SiGe源极和漏极区域之上沉积电介质膜。去除所述虚栅极以在所述纳米线中引入额外的应变。用取代栅极取代所述虚栅极，其中，所述纳米线的被所述取代栅极围绕的部分用作所述FET的沟道。
在本发明的再一方面中，提供另一种FET。所述FET包括：多个纳米线和衬垫，其形成在SOI晶片的SOI层中，其中所述衬垫以梯子状配置附接在所述纳米线的相反两端；栅极，其围绕每一个所述纳米线的至少一部分；以及在所述纳米线的自所述栅极伸出的部分中嵌入的SiGe源极和漏极区域，其在所述纳米线中引入压缩应变，其中，所述纳米线的被所述栅极围绕的部分用作所述FET的沟道。
通过参考以下详细说明和附图，将能够更完全地了解本发明以及本发明的其它特征和优点。
附图说明
图1是根据本发明的实施例示例出制造纳米线场效应晶体管（FET）的起始结构的横截面图，该起始结构在掺杂的衬底之上的氮化物膜上具有纳米线；
图2是根据本发明的实施例示例出图1的结构的自顶向下视图的图；
图3是根据本发明的实施例示例出已在纳米线和氮化物膜之上对掩模（例如，氢硅倍半氧烷（hydrogen silsesquioxane，HSQ）掩模）进行了构图的横截面图；
图4是根据本发明的实施例示例出图3的结构的自顶向下视图的图；
图5是根据本发明的实施例示例出已在纳米线上选择性生长外延锗（Ge）的横截面图；
图6是根据本发明的实施例示例出图5的结构的自顶向下视图的图；
图7是根据本发明的实施例示例出已使用热混合驱使外延Ge进入FET源极和漏极区域中的纳米线中而形成嵌入的硅锗（SiGe）源极和漏极的横截面图；
图8是根据本发明的实施例示例出制造纳米线FET的起始结构的横截面图，该起始结构具有被蚀刻到绝缘体上硅（SOI）晶片中的一个或多个纳米线和衬垫；
图9是根据本发明的实施例示例出图8的结构的自顶向下视图的图；
图10是根据本发明的实施例示例出热氧化物已在纳米线和衬垫之上形成、虚栅极已在纳米线的一部分之上的热氧化物上形成且间隔物（spacer）已在虚栅极的相反两侧上形成的横截面图；
图11是根据本发明的实施例示例出图10的结构的自顶向下视图的图；
图12是根据本发明的实施例示例出已通过去除热氧化物的部分而使衬垫的部分以及源极和漏极扩展部暴露的横截面图；
图13是根据本发明的实施例示例出图12的结构的自顶向下视图的图；
图14根据本发明的实施例示例出已在衬垫的部分以及源极和漏极扩展部上生长外延Ge的横截面图；
图15是根据本发明的实施例示例出图14的结构的自顶向下视图的图；
图16是根据本发明的实施例示例出已使用外延Ge与衬垫的部分及源极和漏极扩展部的硅（Si）的相互扩散而形成e-SiGe源极和漏极区域的横截面图；
图17是根据本发明的实施例示例出图16的结构的自顶向下视图的图；
图18是根据本发明的实施例示例出已使用化学机械抛光（CMP）平坦化沉积在虚栅极、间隔物以及e-SiGe源极和漏极区域之上的电介质膜的横截面图；
图19是根据本发明的实施例示例出图18的结构的自顶向下视图的图；
图20是根据本发明的实施例示例出已去除虚栅极以增加沟道中的应力的横截面图；
图21是根据本发明的实施例示例出图20的结构的自顶向下视图的图；
图22是根据本发明的实施例示例出取代去除的虚栅极而已形成了取代栅极的横截面图；
图23是根据本发明的实施例示例出图22的结构的自顶向下视图的图；
图24是根据本发明的实施例使用本技术结合自底向上Si纳米线制造工艺所制造的若干FET的图像；
图25是根据本发明的实施例示例出可使用本技术实现的示例性环绕栅极配置的横截面图；以及
图26是根据本发明的实施例示例出可使用本技术实现的示例性欧米伽（omega）栅极配置的横截面图。
具体实施方式
本文中提供的是制造非平面场效应晶体管（FET）（例如FinFET或纳米线FET）的技术，其涉及形成嵌入式硅锗（e-SiGe）源极和漏极作为在FET沟道中诱发压缩应变的方式。如上文指出，该压缩应变有利地提高空穴迁移率并因此增大器件驱动电流。一般而言，FET包括通过至少一个沟道连接的源极和漏极、以及调节通过沟道的电子流的栅极（典型地通过栅极电介质而与沟道隔离）。
现将通过参考涉及纳米线FET的制造的两个示例性过程说明本技术。在这两个过程的一者中，如（下面描述的）图1-7所示例的，在具有e-SiGe源极和漏极的FET的生产中，采用自底向上（bottom-up）硅（Si）纳米线制造技术。在这两个过程的另一者中，如（下面描述的）图8-23所示例的，在具有e-SiGe源极和漏极的FET的生产中，采用自顶向下（top-down）Si纳米线制造技术。如本领域技术人员已知的，在纳米线FET背景下的术语“自底向上”和“自顶向下”通常分别指纳米线是使用诸如气相-液相-固相外延的方法合成的或者是使用诸如光刻和反应离子蚀刻（RIE）的传统方法通过对固相膜构图而制成的。
现将通过参考图1-7来说明本技术在自底向上的Si纳米线制造过程中的示例。图1是示例出该过程的起始结构的横截面图。具体地说，提供p++掺杂的Si衬底102。如本领域中已知的，p++掺杂的衬底是重掺杂的p型半导体衬底。例如，在Si中利用取代晶体中Si原子的杂质（例如硼（B）和铟（In））获得p型掺杂。对于Si，当这些取代性杂质的浓度大于1x1019cm-3的若干倍时，则该半导体被视为重掺杂。掺杂的衬底用于纳米线（沟道）的背栅。衬底102的顶面涂布有氮化物膜104。根据示例性实施例，氮化物膜104由氮化硅（Si3N4）制成。氮化物膜104用作栅极电介质。
如图1所示，Si纳米线106被设置在氮化物膜104上。在氮化物膜104上设置纳米线106之前，将对准标记（未示出）蚀刻到晶片中。纳米线106相对于对准标记的相对位置被测量并稍后被使用以将栅极和接触掩模对准到纳米线。在纳米线设置中对准标记的使用为本领域技术人员所知，因而在此不再说明。然而，值得注意的是，当使用高能（例如，100千电子伏特（keV））电子束（e束（e-beam））光刻来对沟道掩模（见下面对图3的说明）进行构图时，对准标记优选为深度大于或等于1.0微米（μm）的沟槽形式，以提供e束成像的足够对比度。图2是示例出图1的结构的另一透视图（即，自顶向下视图）的图。
图3是示例出已在纳米线106和氮化物膜104上构图的掩模108的横截面图。根据示例性实施例，掩模108由氢硅倍半氧烷（HSQ）形成（但也可以使用任何其它可构图的电介质）。在该实例中，首先使用旋涂工艺在纳米线106和氮化物膜104上毯覆式沉积HSQ。接着使用电子束光刻来构图HSQ。构图的HSQ掩蔽FET的沟道区域，而纳米线106的去除了HSQ的暴露（未掩蔽）区域将用作FET的源极和漏极区域。然后通过退火使构图的HSQ硬化。典型的退火条件为在氮气（N2）中900摄氏度（℃）持续30分钟。硬化的HSQ具有与热二氧化硅（SiO2）（热氧化物）类似的特性，且在稀释的氢氟酸（HF）中的蚀刻速率相似。图4是示例出图3的结构的另一透视图（即，自顶向下视图）的图。
然后在HF中蚀刻该结构，以从Si纳米线的暴露区域去除任何原生氧化物。典型的蚀刻包括持续60秒使用100:1稀释的HF（DHF）（用水（H2O）稀释）。在该蚀刻期间，硬化的HSQ被极少蚀刻（约2纳米（nm））。因此，HSQ掩模在该HF浸泡期间保持完整无缺，这是刚在上面描述的硬化工艺的结果。具体地说，如果不进行硬化，则旋涂的HSQ在HF中的蚀刻速率比热氧化物的蚀刻速率快许多倍。接着，执行外延锗（Ge）的选择性生长。具体地说，图5是示例出已在纳米线106上选择性生长外延Ge 109的横截面图。为使Ge在纳米线106之上连续及平滑生长，可使用约300℃的低生长温度。或者，可以两个步骤执行该生长，第一步骤是在较低温度下的引晶（seeding）步骤，然后是较高温度下的第二生长步骤。参见例如下文图24的说明。即使在低生长温度下，诸如锗烷（GeH4）的前体（precursor）也显示出优于SiO2和Si3N4的优良沉积选择性。如图5所示，由于生长选择性，Ge仅沉积在Si纳米线106的暴露区域（即，在FET的源极和漏极区域中）之上。图6是示例出图5的结构的另一透视图（即，自顶向下视图）的图。如图6所示，由于Ge仅沉积在纳米线的暴露区域之上（即，在顶部和侧面上），外延Ge 109看起来是有小面的（faceted）。可在Ge外延期间通过原位掺杂，或替代地通过常规离子注入（在热混合之前，参见下文），获得对源极和漏极区域的掺杂。当使用原位掺杂时，将硼源（例如乙硼烷（B2H6））添加至GeH4流中。当使用离子注入时，将硼或二氟化硼（BF2）注入源极和漏极区域中。注意，沟道区域由于被HSQ掩模108所掩蔽，因此保持未受掺杂。也可以用外延SixGe1-x合金替代外延Ge 109。一般而言，Si的添加需要较高的生长温度。另外，在许多Si前体（例如硅烷（SiH4））的情况下，失去生长选择性（即，电介质表面上Si沉积的缺乏）。为维持生长选择性，可将盐酸（HCL）添加至生长混合物中。或者，经常使用含氯的Si前体，例如四氯化硅（SiCl4）和二氯硅烷（H2SiCl2）。生长温度取决于所使用的前体。例如，当使用SiH4时，需要高于500°C的生长温度。通过调整SiH4对GeH4的流量比（或分压），可控制Si（x）在SixGe1-x合金中的含量。在SiGe合金中Si的并入还取决于生长温度。
图7为示例出已使用热混合驱使外延Ge 109进入源极和漏极区域112中的Si纳米线106中而形成e-SiGe源极和漏极的横截面图。通过用电介质膜（例如SiO2，未示出）覆盖源极和漏极区域并在约500°C至约1,000°C的温度下退火，实现Ge在Si中的混合。Ge的熔化温度约937°C。形成Ge熔体的退火温度将使源极和漏极区域中的SiGe合金更均匀，但却也可能导致Ge侵入沟道区域中。如图7所示，纳米线的部分106a保留在HSQ掩模108下方。这些部分106a将用作FET的沟道。如上文指出的，掺杂的衬底用作FET的（背）栅极，且其上的氮化物膜用作栅极电介质。
可选地，可使用Ge浓缩来增加源极和漏极区域112中的Ge浓度。在该工艺中，在约900°C至约1,100°C的温度下，使源极和漏极表面氧化。在氧化工艺期间，Ge原子从所形成的SiGe氧化物层排除出去（repel），因而在剩余的未氧化的SiGe合金中浓缩（condense）。结果，在剩余的SiGe合金中的Ge浓度增加。有关Ge浓缩的更多信息，请见T.Tezuka等人的"Fabrication of Strained Si on an ultrathin SiGe-on-InsulatorVirtual Substrate With a High-Ge Fraction"，Applied Physics Letters，Vol.79，No.12（2001年9月），通过引用将其内容并入本文中。形成与源极和漏极以及背栅的接触（未示出）以完成器件制造。这些接触及其形成的合适工艺为本领域技术人员所知，因而在此不进行进一步说明。
现将通过参考图8-23来说明本技术在自顶向下Si纳米线制造过程情况下的示例。图8是示例出包括在绝缘体上硅（SOI）晶片中形成的一个或多个纳米线的过程的起始结构的横截面图。SOI晶片典型地包括位于掩埋氧化物（BOX）之上的SOI层以及邻近BOX的与SOI层相对的一侧的衬底。在图8所示例的示例性实施例中，例如，使用常规光刻和RIE工艺，将多个纳米线801蚀刻到SOI层中，其中衬垫802附接在所述多个纳米线801的相反两端。如图所示，在被蚀刻的SOI层下方存在BOX 804（例如，包含SiO2）和衬底806。如通过参考图9而更显然的（说明如下），纳米线801和衬垫802具有梯子状配置，即，连接衬垫的纳米线很像梯子的梯级。图9是示例出图8的结构的另一透视图（即，自顶向下视图）的图。如图9所示，纳米线801和衬垫802具有梯子状配置。每一个纳米线都具有通过纳米线宽度w和SOI层厚度t（见图8）设定的矩形横截面。
图10是示例出已在纳米线801和衬垫802之上形成热氧化物810、虚已在纳米线801的一部分之上在热氧化物810上形成虚栅极812、且已在虚栅极812的相反两侧上形成间隔物814的横截面图。根据示例性实施例，通过在含氧环境中将结构加热到从约700°C至约1,000°C的温度而形成热氧化物810，以使例如SiO2形成在（Si）纳米线和衬垫的暴露表面上。然后在该结构之上毯覆式沉积虚栅极材料，例如多晶硅（poly-Si），并对虚栅极材料进行构图（使用常规光刻和蚀刻技术），以形成虚栅极812。类似地，可通过在结构之上毯覆式沉积合适的间隔物材料，例如Si3N4，然后使用标准蚀刻工艺（例如RIE）界定间隔物814，来形成间隔物814。可相对于热氧化物而（例如通过RIE）选择性蚀刻poly-Si和Si3N4二者。在虚栅极812顶上的膜是硬掩模815，其用于在栅极蚀刻期间掩蔽虚栅极线。硬掩模815可以是SiO2膜或Si3N4薄膜。原则上，毯覆式沉积虚栅极材料。在虚栅极材料之上沉积SiO2或Si3N4膜（硬掩模材料）。光致抗蚀剂被旋涂并使用光刻而被构图。通过蚀刻（例如，RIE），将光致抗蚀剂图像转印至SiO2或Si3N4膜。剥离抗蚀剂，并使用RIE蚀刻虚栅极，其中构图的SiO2或Si3N4用作硬掩模815。虚栅极将完全或部分地环绕纳米线。参见下面对环绕栅极和欧米伽栅极的说明。使用虚栅极掩蔽纳米线的“沟道”部分，且虚栅极稍后将在工艺中被去除且被取代栅极所取代，以在沟道中赋予额外的应变，如下面更详细的说明。图11是示例出图10的结构的另一透视图（即，自顶向下视图）的图。
在该过程的此时，注意以下一点是有帮助的：纳米线的被虚栅极812所围绕的部分（如上文指出的）将用作FET的沟道（本文中也合称为FET的沟道区域），并且将使用纳米线的从虚栅极812和衬垫伸出的部分来形成FET的源极和漏极区域。本文中还将纳米线的从虚栅极812伸出的部分称为源极扩展部和漏极扩展部，或简称为扩展部，以与衬垫和沟道相区分。
图12是示例出通过去除（例如，通过蚀刻）热氧化物810的暴露部分而使源极扩展部和漏极扩展部以及部分衬垫暴露（即，图12中标示为816的区域）的横截面图。衬垫的局部暴露是可选的。例如，可从源极扩展部和漏极扩展部以及衬垫的所有区域去除氧化物。值得注意的是，如果希望局部暴露，则需要额外的光刻步骤。可用以去除热氧化物810的典型蚀刻包括使用100:1的DHF。图13是示例出图12的结构的另一透视图（即，自顶向下视图）的图。
在蚀刻以去除热氧化物810的暴露部分之后，执行在区域816上的外延Ge的选择性生长。为使Ge在源极扩展部和漏极扩展部以及部分衬垫之上连续且平滑地生长，在存在Ge前体（例如GeH4）的条件下，使用约300°C的低生长温度（见上文）。或者，可以两个步骤进行该生长，第一步骤是在较低温度下的引晶步骤，然后是在较高温度下的第二生长步骤。参见例如下面对图24的说明。在图14中示出了在Ge生长之后的结构。具体地说，图14是示例出已在源极扩展部和漏极扩展部以及部分衬垫（即，在区域816中，参见图12，如上所述）上生长了外延Ge 818的横截面图。图15是示例出图14的结构的另一透视图（即，自顶向下视图）的图。如上所述，也可以用外延SixGe1-x合金替代外延Ge。SiGe的生长参数与上文论述的相同。可在Ge外延期间通过原位掺杂或替代地通过常规离子注入（在热混合之前，参见下文），获得对源极和漏极区域的掺杂。当使用原位掺杂时，将硼源（例如乙硼烷（B2H6））添加至GeH4流中。当使用离子注入时，将硼或二氟化硼（BF2）注入源极和漏极区域中。
图16是示例出已使用外延Ge 818与源极扩展部和漏极扩展部以及部分衬垫的Si的相互扩散而形成e-SiGe源极和漏极区域820的横截面图。根据示例性实施例，使用热混合以驱使外延Ge 818进入源极扩展部和漏极扩展部以及部分衬垫的Si中。通过用电介质膜（例如SiO2）覆盖源极扩展部和漏极扩展部以及部分衬垫并在约500°C至约1,000°C的温度下退火，实现Ge在Si中的混合。Ge的熔化温度为约937°C。形成Ge熔体的退火温度将使源极和漏极区域中的SiGe合金更均匀，但却也可导致Ge侵入沟道中。可选地，可通过Ge浓缩来增加源极和漏极区域中的Ge浓度。通过浓缩增加Ge浓度的技术已在上文详述。图17是示例出图16的结构的另一透视图（即，自顶向下视图）的图。
然后在该结构之上，即，在虚栅极812、间隔物814以及e-SiGe源极和漏极区域820之上，沉积厚电介质膜。该电介质膜必须比虚栅极高度厚，否则无法进行平坦化。典型的虚栅极高度为约50nm至约100nm。因此，在该实例中，电介质膜厚度优选为至少100nm。图18是示例出已使用化学机械抛光（CMP）平坦化电介质膜而形成电介质膜822的横截面图。根据示例性实施例，电介质膜822包含氧化物。如图18所示，CMP也用于暴露虚栅极812的顶部（即，如果硬掩模815被选择为与电介质膜822的材料相似，且因此具有与电介质膜822相同的抛光特性，则可通过CMP去除硬掩模815）。或者，可将硬掩模815选择成用作CMP停止层（即，不容易被抛光）。一旦抛光垫触及硬掩模815，通过CMP对材料的去除就几乎停止。在CMP之后，接着通过选择性蚀刻步骤去除硬掩模815。图19是示例出图18的结构的另一透视图（即，自顶向下视图）的图。
为了在沟道中诱发较高的应变，去除（例如，使用常规选择性蚀刻工艺）虚栅极812以暴露沟道区域（如上所述，该沟道区域被界定为纳米线的被虚栅极所围绕的部分，并且随后被取代栅极所围绕，如下所述）。参见例如图20。图20是示例出虚栅极812已被去除的横截面图。对栅极的蚀刻导致在沟道中较高的额外的应变，这是因为纳米线不再被虚栅极材料保持（hold），且现在可响应于源极-漏极应力以及由电介质膜822所造成的任何应力。如图20所示，虚栅极的去除将在电介质膜822中留下沟槽823，该电介质膜822的侧壁以间隔物814为衬里（line）。虚栅极的去除还将暴露其下方的热氧化物810的在纳米线之上的部分（在沟槽的底部处），该部分根据最终的FET配置的要求也可去除。图21是示例出图20的结构的另一透视图（即，自顶向下视图）的图。
然后形成取代栅极以取代被去除的虚栅极。如上文指出，在纳米线之上的热氧化物810的通过虚栅极的去除而暴露的部分也可被去除（例如，通过蚀刻）并使用常规沉积工艺而被合适的栅极电介质材料取代。仅是举例而言，如果取代栅极是金属栅极，则可沉积高k电介质来取代热氧化物。图22是示例出已形成取代栅极824来取代被去除的虚栅极的横截面图。可使用常规工艺形成取代栅极824。仅是举例而言，栅极导体（例如合适的栅极金属）可被沉积在该结构之上以填充沟槽823。可使用例如CMP，将栅极导体向下抛光至电介质膜822的表面。图23是示例出图22的结构的另一透视图（即，自顶向下视图）的图。取代栅极824锁定（lock in）（即，用以保持和维持）沟道中的因虚栅极的去除而引入的额外的应变。
值得注意的是，在去除虚栅极之后，可制造两种栅极几何形状，即，环绕栅极和欧米伽栅极。分别在图25和26（下面将描述这二者）中示出了环绕栅极和欧米伽栅极的实例。为了形成其中栅极完全围绕每一个纳米线的用作沟道区域的部分的环绕栅极，蚀刻BOX 804以释放（release）纳米线。进行保形（conformal）栅极电介质沉积，然后进行保形栅极导体沉积（即，取代栅极），以完全包封沟道区域。或者，在BOX 804与每一个纳米线801的底部接触的情况下，所沉积的取代栅极形成欧米伽形栅极。
图24为使用本技术结合自底向上Si纳米线制造过程（例如，如上面结合图1-7的说明所描述的）制造的若干个FET的图像。具体地说，在相同纳米线上制造具有不同沟道长度的若干个FET。由于在该方案中使用全域背栅（global back-gate），因此每个FET的沟道长度由构图的HSQ掩模的宽度（即，源极和漏极区域之间的间隔）设定。在超高真空化学气相沉积（UHV-CVD）室中使用GeH4作为Ge前体，进行Ge外延。该生长由以下两个步骤组成：引晶步骤，其在300°C下进行，并在纳米线之上产生连续的Ge壳（shell）；以及第二生长步骤，其在400°C下进行。使用自对准的硼注入来掺杂源极和漏极区域。对连接每一个源极和漏极区域的金属线进行构图以形成FET接触。
图25为示例出可使用本技术实现的示例性环绕栅极配置的横截面图。参见例如对上面的图22和23的说明。实际上，在图25中示出的是当结构具有环绕栅极时沿着穿过图23的结构的线A1-A2截取的横截面。在图25中呈现的所有结构已在上面详细说明，该说明在此被并入。在图25中，纳米线801的用作器件沟道的每个部分被栅极电介质和取代栅极824完全围绕。这因为BOX 804的部分已被去除而使纳米线悬置（suspend）在该区域中（即，纳米线已被完全释放）而成为可能。在该实施例中，BOX被正好充分蚀刻为使纳米线不再被BOX所保持且可被取代栅极所完全包封。
图26为示例出可使用本技术实现的示例性欧米伽栅极配置的横截面图。参见例如上面对图22和23的说明。实际上，在图26中示出的是当结构具有欧米伽栅极时沿着穿过图23的结构的线A1-A2截取的横截面。在图26中呈现的所有结构已在上面详细说明，该说明在此被并入。在图26中，纳米线801的用作器件沟道的每个部分被栅极电介质和取代栅极824局部围绕。该配置是BOX 804的一小部分804a被附接至该区域中的每个纳米线的结果。因此，取代栅极（以及栅极电介质）无法完全围绕纳米线，并且当取代栅极形成时，其呈现与希腊符号欧米伽（Ω）相似的形状。
尽管本文已说明了本发明的示例性实施例，但应理解，本发明并不限于这些精确的实施例，并且只要不脱离本发明的范围，本领域技术人员可做出各种其它改变和修改。

Claims (25)

1.一种制造场效应晶体管（FET）的方法，包括以下步骤：
提供掺杂的衬底，在所述掺杂的衬底上具有电介质；
在所述电介质上设置至少一个硅纳米线；
掩蔽所述纳米线的一个或多个部分而使所述纳米线的其它部分暴露；
在所述纳米线的暴露的部分上生长外延锗；以及
使所述外延锗与所述纳米线中的硅相互扩散而形成嵌入在所述纳米线中的硅锗区域，所述硅锗区域在所述纳米线中引入压缩应变，
其中，所述掺杂的衬底用作所述FET的栅极，所述纳米线的掩蔽部分用作所述FET的沟道，且嵌入的硅锗区域用作所述FET的源极和漏极区域。
2.根据权利要求1所述的方法，其中，所述掺杂的衬底包括p++掺杂的硅衬底。
3.根据权利要求1所述的方法，其中，所述电介质包括氮化物膜。
4.根据权利要求1所述的方法，其中，在存在锗前体的条件下在约300°C的温度下在所述纳米线的所述暴露的部分上生长所述外延锗。
5.根据权利要求4所述的方法，其中，所述锗前体包括锗烷。
6.根据权利要求1所述的方法，其中，使用热混合而使所述外延锗与所述纳米线中的硅相互扩散。
7.根据权利要求1所述的方法，还包括以下步骤：
使用锗浓缩而进一步增加所述硅锗区域中的锗浓度。
8.根据权利要求1所述的方法，其中，使用氢硅倍半氧烷掩模掩蔽所述纳米线的所述一个或多个部分。
9.根据权利要求1所述的方法，还包括以下步骤：
使用原位掺杂和离子注入中的一者掺杂所述硅锗区域。
10.一种FET，包括：
掺杂的衬底，其上具有电介质；
至少一个硅纳米线，其被设置在所述电介质上；
掩模，其在所述纳米线的一个或多个部分之上；以及
在所述纳米线中嵌入的第一硅锗区域和第二硅锗区域，其在所述纳米线中引入压缩应变，
其中，所述掺杂的衬底用作所述FET的栅极，所述纳米线的在所述掩模之下的部分用作所述FET的沟道，所述嵌入的第一硅锗区域用作所述FET的源极区域，且所述嵌入的第二硅锗区域用作所述FET的漏极区域。
11.一种制造FET的方法，包括以下步骤：
提供绝缘体上硅（SOI）晶片，所述绝缘体上硅晶片具有在掩埋氧化物（BOX）之上的SOI层；
在所述SOI层中形成多个纳米线和衬垫，其中所述衬垫以梯子状配置附接在所述纳米线的相反两端；
在所述纳米线和衬垫之上形成热氧化物；
围绕每一个所述纳米线的至少一部分在所述热氧化物上形成虚栅极；
从所述纳米线的自所述栅极伸出的部分和从每一个所述衬垫的至少一部分去除所述热氧化物；
在从其去除了所述热氧化物的所述纳米线的自所述栅极伸出的部分和所述衬垫的部分上生长外延锗；
使所述外延锗与所述纳米线和衬垫中的硅相互扩散而形成嵌入的硅锗源极和漏极区域，所述嵌入的硅锗源极和漏极区域在所述纳米线中引入压缩应变；
在所述虚栅极以及嵌入的硅锗源极和漏极区域之上沉积电介质膜；
去除所述虚栅极以在所述纳米线中引入额外的应变；以及
用取代栅极取代所述虚栅极，其中，所述纳米线的被所述取代栅极围绕的部分用作所述FET的沟道。
12.根据权利要求11所述的方法，还包括以下步骤：
在所述虚栅极的相反两侧形成间隔物。
13.根据权利要求11所述的方法，其中，所述虚栅极包含多晶硅。
14.根据权利要求11所述的方法，其中，使用热混合而使所述外延锗与所述纳米线和衬垫中的硅相互扩散。
15.根据权利要求11所述的方法，还包括以下步骤：
使用锗浓缩而进一步增加所述硅锗区域中的锗浓度。
16.根据权利要求11所述的方法，其中，在存在锗前体的条件下在约300°C的温度下在所述纳米线的自所述栅极下方伸出的部分和所述衬垫的所述部分上生长所述外延锗。
17.根据权利要求16所述的方法，其中，所述锗前体包括锗烷。
18.根据权利要求11所述的方法，其中，所述取代栅极包含金属栅极材料。
19.根据权利要求11所述的方法，其中，所述虚栅极的去除在所述电介质膜中形成沟槽并暴露在所述纳米线之上的所述热氧化物，所述方法还包括以下步骤：
用栅极电介质取代在所述纳米线之上的所述热氧化物。
20.根据权利要求11所述的方法，其中，所述取代栅极为环绕栅极。
21.根据权利要求11所述的方法，其中，所述取代栅极为欧米伽栅极。
22.根据权利要求11所述的方法，还包括以下步骤：
使用原位掺杂和离子注入中的一者掺杂所述嵌入的硅锗源极和漏极区域。
23.一种FET，包括：
多个纳米线和衬垫，其形成在SOI晶片的SOI层中，其中所述衬垫以梯子状配置附接在所述纳米线的相反两端；
栅极，其围绕每一个所述纳米线的至少一部分；以及
在所述纳米线的自所述栅极伸出的部分中嵌入的硅锗源极和漏极区域，其在所述纳米线中引入压缩应变，
其中，所述纳米线的被所述栅极围绕的部分用作所述FET的沟道。
24.根据权利要求23所述的FET，其中，所述栅极为取代虚栅极的取代栅极。
25.根据权利要求24所述的FET，其中，通过用所述取代栅极取代所述虚栅极而在所述沟道中引入额外的应变，且其中，所述取代栅极锁定在所述沟道中的所述额外的应变。
CN201180015496.4A 2010-03-25 2011-03-23 具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET Expired - Fee Related CN102822971B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/731,241 2010-03-25
US12/731,241 US8399314B2 (en) 2010-03-25 2010-03-25 p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
PCT/US2011/029601 WO2011119717A1 (en) 2010-03-25 2011-03-23 A p-fet with a strained nanowire channel and embedded sige source and drain stressors

Publications (2)

Publication Number Publication Date
CN102822971A true CN102822971A (zh) 2012-12-12
CN102822971B CN102822971B (zh) 2016-01-06

Family

ID=44655312

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180015496.4A Expired - Fee Related CN102822971B (zh) 2010-03-25 2011-03-23 具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET

Country Status (7)

Country Link
US (2) US8399314B2 (zh)
JP (1) JP5883432B2 (zh)
CN (1) CN102822971B (zh)
DE (1) DE112011100326B4 (zh)
GB (1) GB2491778B (zh)
TW (1) TWI497606B (zh)
WO (1) WO2011119717A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527926A (zh) * 2017-08-25 2017-12-29 惠科股份有限公司 主动阵列开关基板及其显示面板
CN111785775A (zh) * 2015-02-03 2020-10-16 联华电子股份有限公司 具有纳米线的半导体结构
CN114256325A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256147A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法
CN114256324A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8558279B2 (en) * 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8779514B2 (en) * 2010-12-29 2014-07-15 Institute of Microelectronics, Chinese Academy of Sciences Transistor and method for manufacturing the same
US8685823B2 (en) * 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
KR101612658B1 (ko) * 2011-12-23 2016-04-14 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조방법
CN104137237B (zh) * 2011-12-23 2018-10-09 英特尔公司 具有非分立的源极区和漏极区的纳米线结构
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
DE112011106004B4 (de) 2011-12-23 2017-07-13 Intel Corporation Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
CN104126222B (zh) 2011-12-23 2017-06-13 英特尔公司 单轴应变纳米线结构
CN104126228B (zh) 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US8648330B2 (en) * 2012-01-05 2014-02-11 International Business Machines Corporation Nanowire field effect transistors
US8492208B1 (en) * 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
CN102683212A (zh) * 2012-05-03 2012-09-19 上海华力微电子有限公司 应变硅纳米线pmosfet的制备方法
CN102683215B (zh) * 2012-05-04 2015-08-12 上海华力微电子有限公司 应变硅纳米线nmosfet的制备方法
CN102683177B (zh) * 2012-05-04 2015-07-08 上海华力微电子有限公司 一种制作半导体内建应力纳米线的方法
CN103632923B (zh) * 2012-08-23 2016-06-29 中芯国际集成电路制造(上海)有限公司 形成全包围栅极器件纳米线的方法
US20140054705A1 (en) * 2012-08-27 2014-02-27 International Business Machines Corporation Silicon germanium channel with silicon buffer regions for fin field effect transistor device
US8889564B2 (en) 2012-08-31 2014-11-18 International Business Machines Corporation Suspended nanowire structure
US8580634B1 (en) * 2012-09-11 2013-11-12 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed prior to source/drain formation
US8835292B2 (en) 2012-10-31 2014-09-16 International Business Machines Corporation Method of manufacturing semiconductor devices including replacement metal gate process incorporating a conductive dummy gate layer
US8653599B1 (en) 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US20140151756A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Fin field effect transistors including complimentarily stressed channels
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US8969145B2 (en) 2013-01-19 2015-03-03 International Business Machines Corporation Wire-last integration method and structure for III-V nanowire devices
US9006087B2 (en) * 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
US20140239395A1 (en) * 2013-02-25 2014-08-28 International Business Machines Corporation Contact resistance reduction in finfets
US8778768B1 (en) 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US8853019B1 (en) 2013-03-13 2014-10-07 Globalfoundries Inc. Methods of forming a semiconductor device with a nanowire channel structure by performing an anneal process
US9159834B2 (en) 2013-03-14 2015-10-13 International Business Machines Corporation Faceted semiconductor nanowire
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US8872161B1 (en) 2013-08-26 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate circuit with nanowires
EP3050109B1 (en) 2013-09-27 2020-11-25 Intel Corporation Semiconductor device having group iii-v material active region and graded gate dielectric
KR102083494B1 (ko) 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US9525053B2 (en) 2013-11-01 2016-12-20 Samsung Electronics Co., Ltd. Integrated circuit devices including strained channel regions and methods of forming the same
US9530876B2 (en) 2013-12-20 2016-12-27 International Business Machines Corporation Strained semiconductor nanowire
US9105663B1 (en) 2014-01-30 2015-08-11 International Business Machines Corporation FinFET with silicon germanium stressor and method of forming
US9595525B2 (en) 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
US9209095B2 (en) 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9450079B2 (en) 2014-04-09 2016-09-20 International Business Machines Corporation FinFET having highly doped source and drain regions
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9343529B2 (en) 2014-09-05 2016-05-17 International Business Machines Corporation Method of formation of germanium nanowires on bulk substrates
US9818877B2 (en) 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9406529B1 (en) 2015-03-05 2016-08-02 International Business Machines Corporation Formation of FinFET junction
TWI693719B (zh) * 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
CN106252392B (zh) 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
US9859430B2 (en) 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9627544B2 (en) * 2015-08-04 2017-04-18 United Microelectronics Corp. Method of forming semiconductor device
CN108028279A (zh) * 2015-09-25 2018-05-11 英特尔公司 在晶体管隔片下的电阻降低
US9679965B1 (en) 2015-12-07 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure and a method for fabricating the same
US9425293B1 (en) 2015-12-30 2016-08-23 International Business Machines Corporation Stacked nanowires with multi-threshold voltage solution for pFETs
CN107204311A (zh) * 2016-03-16 2017-09-26 上海新昇半导体科技有限公司 纳米线半导体器件及其制造方法
US9735269B1 (en) * 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
US9865730B1 (en) 2016-10-31 2018-01-09 International Business Machines Corporation VTFET devices utilizing low temperature selective epitaxy
CN108010881B (zh) 2016-10-31 2021-03-16 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN108344532A (zh) 2017-01-23 2018-07-31 华邦电子股份有限公司 压力传感器及其制造方法
US10535780B2 (en) * 2017-05-08 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including an epitaxial layer wrapping around the nanowires
US10714569B1 (en) 2019-03-27 2020-07-14 International Business Machines Corporation Producing strained nanosheet field effect transistors using a phase change material
US11450754B2 (en) * 2019-10-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
DE102020110169A1 (de) * 2019-10-31 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur und bildungsverfahren einer halbleitervorrichtung mitstressor
US11631770B2 (en) 2019-10-31 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with stressor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050020020A1 (en) * 2002-07-16 2005-01-27 Nadine Collaert Integrated semiconductor fin device and a method for manufacturing such device
US20060068591A1 (en) * 2004-09-29 2006-03-30 Marko Radosavljevic Fabrication of channel wraparound gate structure for field-effect transistor
US20070004124A1 (en) * 2005-06-13 2007-01-04 Samsung Electronics Co., Ltd. MOS field effect transistor having plurality of channels and method of fabricating the same
US20080061284A1 (en) * 2006-09-11 2008-03-13 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
CN101404257A (zh) * 2007-10-05 2009-04-08 株式会社东芝 场效应晶体管及其制造方法
US20090117741A1 (en) * 2007-05-23 2009-05-07 Heath James R Method for fabricating monolithic two-dimensional nanostructures
WO2010018976A2 (en) * 2008-08-11 2010-02-18 Samsung Electronics Co., Ltd. Anisotropically elongated thermoelectric material, process for preparing the same, and device comprising the material

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270066A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 半導体装置及びその製造方法
JP4058751B2 (ja) * 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
JP3980312B2 (ja) * 2001-09-26 2007-09-26 株式会社日立製作所 液晶表示装置およびその製造方法
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
JP3962009B2 (ja) * 2003-12-05 2007-08-22 株式会社東芝 半導体装置の製造方法
US7018901B1 (en) * 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
WO2006132659A2 (en) * 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
KR101155176B1 (ko) * 2005-07-12 2012-06-11 삼성전자주식회사 방향성이 조절된 단결정 와이어 및 이를 적용한트랜지스터의 제조방법
US7456068B2 (en) 2006-06-08 2008-11-25 Intel Corporation Forming ultra-shallow junctions
FR2905197B1 (fr) * 2006-08-25 2008-12-19 Commissariat Energie Atomique Procede de realisation d'un dispositif comportant une structure dotee d'un ou plusieurs micro-fils ou nano-fils a base d'un compose de si et de ge, par condensation germanium.
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
JP2010530063A (ja) * 2007-06-08 2010-09-02 バラス アール． タクラパリ， ナノ構造電界効果型センサならびに同センサを形成する方法および使用する方法
US9170228B2 (en) * 2007-06-08 2015-10-27 Bharath R. Takulapalli Nano structured field effect sensor and methods of forming and using same
US7923337B2 (en) 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US20090072279A1 (en) 2007-08-29 2009-03-19 Ecole Polytechnique Federale De Lausanne (Epfl) Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS)
WO2009120169A1 (en) * 2008-03-27 2009-10-01 State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Solution processed thin films and laminates, devices comprising such thin films and laminates, and method for the use and manufacture
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050020020A1 (en) * 2002-07-16 2005-01-27 Nadine Collaert Integrated semiconductor fin device and a method for manufacturing such device
US20060068591A1 (en) * 2004-09-29 2006-03-30 Marko Radosavljevic Fabrication of channel wraparound gate structure for field-effect transistor
US20070004124A1 (en) * 2005-06-13 2007-01-04 Samsung Electronics Co., Ltd. MOS field effect transistor having plurality of channels and method of fabricating the same
US20080061284A1 (en) * 2006-09-11 2008-03-13 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US20090117741A1 (en) * 2007-05-23 2009-05-07 Heath James R Method for fabricating monolithic two-dimensional nanostructures
CN101404257A (zh) * 2007-10-05 2009-04-08 株式会社东芝 场效应晶体管及其制造方法
WO2010018976A2 (en) * 2008-08-11 2010-02-18 Samsung Electronics Co., Ltd. Anisotropically elongated thermoelectric material, process for preparing the same, and device comprising the material

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TSUNG-YANG LIOW, ET AL.: "Strained Silicon Nanowire Transistors With Germanium Source and Drain Stressors", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111785775A (zh) * 2015-02-03 2020-10-16 联华电子股份有限公司 具有纳米线的半导体结构
CN111785775B (zh) * 2015-02-03 2023-09-19 联华电子股份有限公司 具有纳米线的半导体结构
CN107527926A (zh) * 2017-08-25 2017-12-29 惠科股份有限公司 主动阵列开关基板及其显示面板
CN107527926B (zh) * 2017-08-25 2020-02-07 惠科股份有限公司 主动阵列开关基板及其显示面板
CN114256325A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256147A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法
CN114256324A (zh) * 2020-09-22 2022-03-29 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256324B (zh) * 2020-09-22 2022-10-28 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置
CN114256325B (zh) * 2020-09-22 2022-11-04 荣耀终端有限公司 半导体结构制备方法、半导体器件和电子装置

Also Published As

Publication number Publication date
DE112011100326B4 (de) 2018-10-31
US8399314B2 (en) 2013-03-19
GB201217774D0 (en) 2012-11-14
US20120280211A1 (en) 2012-11-08
GB2491778B (en) 2014-03-12
WO2011119717A1 (en) 2011-09-29
TWI497606B (zh) 2015-08-21
JP5883432B2 (ja) 2016-03-15
DE112011100326T5 (de) 2012-10-31
CN102822971B (zh) 2016-01-06
GB2491778A (en) 2012-12-12
US8445892B2 (en) 2013-05-21
TW201203382A (en) 2012-01-16
US20110233522A1 (en) 2011-09-29
JP2013524487A (ja) 2013-06-17

Similar Documents

Publication Publication Date Title
CN102822971B (zh) 具有应变纳米线沟道及嵌入式SiGe源极和漏极应力源的p-FET
US10396214B2 (en) Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors
US7795677B2 (en) Nanowire field-effect transistors
US8441043B2 (en) Maskless process for suspending and thinning nanowires
US7534675B2 (en) Techniques for fabricating nanowire field-effect transistors
US9230989B2 (en) Hybrid CMOS nanowire mesh device and FINFET device
US9514937B2 (en) Tapered nanowire structure with reduced off current
US7999251B2 (en) Nanowire MOSFET with doped epitaxial contacts for source and drain
US8896063B2 (en) FinFET devices containing merged epitaxial Fin-containing contact regions
US9728602B2 (en) Variable channel strain of nanowire transistors to improve drive current
US20130153996A1 (en) Hybrid cmos nanowire mesh device and pdsoi device
JP2005072582A (ja) 均一なチャネル厚さと分離ゲートを有するひずみチャネルＦｉｎＦＥＴ
JP2020202391A (ja) 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造
CN105762080A (zh) 具有替代通道材料的电性绝缘鳍片结构及其制法
CN102593118A (zh) 半导体器件及其制造方法
CN107039514A (zh) Iii‑v族纳米线隧穿fet的方法及结构
US20180122908A1 (en) Silicon germanium alloy fin with multiple threshold voltages
YU Addressing performance bottlenecks for top-down engineered nanowire transistors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160106

Termination date: 20200323