CN114256325A - 半导体结构制备方法、半导体器件和电子装置 - Google Patents

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CN114256325A CN202011005389.0A CN202011005389A CN114256325A CN 114256325 A CN114256325 A CN 114256325A CN 202011005389 A CN202011005389 A CN 202011005389A CN 114256325 A CN114256325 A CN 114256325A
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Abstract

本申请实施例提供一种半导体结构制备方法、半导体器件和电子装置，涉及微电子技术领域，可以提高制备多条层叠纳米线时纳米线的均匀度，从而提高了应用该纳米线的半导体器件的性能。半导体结构制备方法包括：形成基材层，并在基材层上设置第一沟槽和第二沟槽，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2，20nm≤A2≤60nm；在每个第一沟槽和每个第二沟槽中形成催化金属；进行退火处理，在第一表面，催化金属沿着对应的第一沟槽移动，形成第一掺杂的第一纳米线，在第二表面，催化金属沿着对应的第二沟槽移动，形成第二掺杂的第二纳米线。

Description

半导体结构制备方法、半导体器件和电子装置
技术领域
本申请涉及微电子技术领域，特别涉及一种半导体结构制备方法、半导体器件和电子装置。
背景技术
随着微电子技术的发展，如何提高集成电路的集成度是微电子工艺中的核心问题。半导体结构是集成电路中的重要组成部分，例如在晶体管中，通过半导体结构来实现沟道，而晶体管中沟道的形貌对于晶体管性能起到决定作用。随着集成电路集成度的提高，晶体管的尺寸越来越小，相应的形成晶体管沟道的半导体结构尺寸也越来越小，例如通过半导体材料制备的纳米线通过掺杂工艺形成不同掺杂的纳米线，然而，目前对于高集成度的工艺下制备的纳米线，例如制备超过10层的层叠纳米线，纳米线的均匀性较差，从而导致应用该纳米线的半导体器件的性能较差。
发明内容
本申请技术方案提供了一种半导体结构制备方法、半导体器件和电子装置，可以提高制备多条层叠纳米线时纳米线的均匀度，从而提高了应用该纳米线的半导体器件的性能。
第一方面，本申请技术方案提供了一种半导体结构制备方法，包括：
形成基材层，并在基材层的第一表面上设置依次排列的多个第一沟槽，以及在基材层的第二表面上设置依次排列的多个第二沟槽，第一表面和第二表面分别位于基材层的相对两侧，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2， 20nm≤A2≤60nm；
在每个第一沟槽和每个第二沟槽中形成催化金属；
在第一表面上包括第一沟槽的位置沉积第一掺杂的非晶前驱体，第一掺杂的非晶前驱体与第二表面无交叠；
在第二表面上包括第二沟槽的位置沉积第二掺杂的非晶前驱体；
对形成有催化金属、第一掺杂的非晶前驱体和第二掺杂的非晶前驱体的基材层进行退火处理，在第一表面，催化金属沿着对应的第一沟槽移动，催化金属吸收第一掺杂的非晶前驱体并沿途形成第一掺杂的第一纳米线，在第二表面，催化金属沿着对应的第二沟槽移动，催化金属吸收第二掺杂的非晶前驱体并沿途形成第二掺杂的第二纳米线；
第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。
第二方面，本申请技术方案提供了一种半导体结构制备方法，包括：
形成基材层，并在基材层的第一表面上设置依次排列的多个第一沟槽，以及在基材层的第一表面上设置依次排列的多个第二沟槽，多个第二沟槽与多个第一沟槽一一对应，每个第二沟槽连通于对应的第一沟槽，第一表面和第二表面分别位于基材层的相对两侧，每个第一沟槽的宽度以及每个第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽之间的距离为A2，任意相邻的两个第二沟槽之间的距离为A2，20nm≤A2≤60nm；
在每个第一沟槽或每个第二沟槽中形成催化金属；
在第一表面上包括第一沟槽的位置沉积第一掺杂的非晶前驱体，第一掺杂的非晶前驱体与第二表面无交叠；
在第二表面上包括第二沟槽的位置沉积第二掺杂的非晶前驱体，在所述第一沟槽和对应的所述第二沟槽的连通交界处，所述第一掺杂的非晶前驱体和所述第二掺杂的非晶前驱体交叠设置；
对形成有催化金属、第一掺杂的非晶前驱体和第二掺杂的非晶前驱体的基材层进行退火处理，在第一表面，催化金属沿着对应的第一沟槽移动，催化金属吸收第一掺杂的非晶前驱体并沿途形成第一掺杂的第一纳米线，在第二表面，催化金属沿着对应的第二沟槽移动，催化金属吸收第二掺杂的非晶前驱体并沿途形成第二掺杂的第二纳米线，在第一沟槽和对应的第二沟槽连通交界处，催化金属从第一沟槽移动至第二沟槽，或者从第二沟槽移动至第一沟槽，以使第一纳米线和第二纳米线连接为一体；
第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。
在一种可能的实施方式中，形成基材层，并在基材层的第一表面上设置依次排列的多个第一沟槽，以及在基材层的第一表面上设置依次排列的多个第二沟槽的过程包括：
交替沉积第一基材层和第二基材层，以形成基材层，基材层包括层叠设置的多层第一基材层和多层第二基材层，任意相邻两层第一基材层之间设置有一层第二基材层，任意相邻两层第二基材层之间设置有一层第一基材层，任意一层第一基材层的厚度为A1，任意一层第二基材层的厚度为A2；
对基材层进行图案化，露出在基材层层叠方向上的第一表面和第二表面；
对第一表面上露出的第二基材层进行刻蚀，使第二基材层相对于第一基材层向内凹陷，形成第一沟槽，对第二表面上露出的第二基材层进行刻蚀，使第二基材层相对于第一基材层向内凹陷，形成第二沟槽。
在一种可能的实施方式中，第二基材层为硅的氧化物薄膜，第一基材层为硅的氮化物薄膜；
对第一表面上露出的第二基材层进行刻蚀，使第二基材层相对于第一基材层向内凹陷，形成第一沟槽，对第二表面上露出的第二基材层进行刻蚀，使第二基材层相对于第一基材层向内凹陷，形成第二沟槽的过程包括：
使用氢氟酸溶剂对第一表面和第二表面上露出的硅的氧化物薄膜进行刻蚀，使硅的氧化物薄膜相对于硅的氮化物薄膜向内凹陷，形成第一沟槽和第二沟槽。
在一种可能的实施方式中，每条第一纳米线包括两个端部和位于两个端部之间的中间部，每条第二纳米线包括两个端部和位于两个端部之间的中间部，形成第一纳米线和第二纳米线之后，还包括：
形成覆盖至少一条第一纳米线的中间部的第一栅极介质层，以及覆盖至少一条第二纳米线的中间部的第二栅极介质层；
形成第一电极、第二电极和第三电极，第一电极连接于至少一条第一纳米线的一个端部以及至少一条第二纳米线的一个端部，第二电极连接于至少一条第一纳米线的另一个端部，第三电极连接于至少一条第二纳米线的另一个端部；
在形成第一栅极介质层和第二栅极介质层之后，形成覆盖至少一条第一纳米线的中间部以及覆盖至少一条第二纳米线的中间部的栅极金属，第一栅极介质层位于至少一条第一纳米线和栅极金属之间，第二栅极介质层位于至少一条第二纳米线和栅极金属之间。
在一种可能的实施方式中，每条第一纳米线包括两个端部和位于两个端部之间的中间部，每条第二纳米线包括两个端部和位于两个端部之间的中间部，形成第一纳米线和第二纳米线之后，还包括：
形成第一电极、第二电极和第三电极，第一电极连接于至少一条第一纳米线的一个端部以及至少一条第二纳米线的一个端部，第二电极连接于至少一条第一纳米线的另一个端部，第三电极连接于至少一条第二纳米线的另一个端部；
通过刻蚀工艺去除至少一条第一纳米线的中间部周围的基材层以及所示至少一条第二纳米线的中间部周围的基材层，使至少一条第一纳米线的中间部悬空，使至少一条第二纳米线的中间部悬空；
在使至少一条第一纳米线的中间部悬空，以及使至少一条第二纳米线的中间部悬空之后，形成环绕包覆至少一条第一纳米线的中间部的第一栅极介质层以及环绕包覆至少一条第二纳米线的中间部的第二栅极介质层；
形成环绕包覆至少一条第一纳米线的中间部以及环绕包覆至少一条第二纳米线的中间部的栅极金属，第一栅极介质层位于至少一条第一纳米线和栅极金属之间，第二栅极介质层位于至少一条第二纳米线和栅极金属之间。
在一种可能的实施方式中，催化金属为以下各项金属中的一者或多者的合金：铟、锡、铋、镓和铝；
第一掺杂的非晶前驱体为以下各项中的一者或多者的异质叠层：第一掺杂的非晶硅、第一掺杂的非晶锗和第一掺杂的非晶碳；
第二掺杂的非晶前驱体为以下各项中的一者或多者的异质叠层：本征的非晶硅、本征的非晶锗和本征的非晶碳。
第三方面，本申请技术方案提供了一种半导体器件，包括：
层叠设置的多条第一纳米线，第一纳米线为第一掺杂的纳米线，任意相邻的两条第一纳米线之间间隔设置；
层叠设置的多条第二纳米线，第二纳米线为第二掺杂的纳米线，多条第二纳米线的层叠方向和多条第一纳米线的层叠方向均为第一方向，任意相邻的两条第二纳米线之间间隔设置；
每条第一纳米线的直径为B1，6nm≤B1≤27nm，每条第二纳米线的直径为B1；
任意相邻两条第一纳米线之间的间隔为B2，21.5nm≤B2≤78nm，任意相邻两条第二纳米线之间的间隔为B2；
第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。
在一种可能的实施方式中，多条第一纳米线排布的层数大于或等于6层，多条第一纳米线的直径变化率小于或等于10％；
多条第二纳米线排列的层数大于或等于6层，多条第二纳米线的直径变化率小于或等于10％。
在一种可能的实施方式中，任意一条第一纳米线和任意一条第二纳米线之间间隔设置。
在一种可能的实施方式中，每条第一纳米线包括两个端部和位于两个端部之间的中间部，每条第二纳米线包括两个端部和位于两个端部之间的中间部，半导体器件还包括：
第一电极，第一电极连接于至少一条第一纳米线的一个端部以及至少一条第二纳米线的一个端部；
第二电极，第二电极连接于至少一条第一纳米线的另一个端部以及至少一条第二纳米线的另一个端部；
覆盖至少一条第一纳米线的中间部以及覆盖至少一条第二纳米线的中间部的栅极金属；
位于至少一条第一纳米线和栅极金属之间的第一栅极介质层，位于至少一条第二纳米线和栅极金属之间的第二栅极介质层。
在一种可能的实施方式中，半导体器件还包括：
基材层，基材层包括第一表面和第二表面，第一表面上设置有依次排列的多个第一沟槽，第二表面上设置有依次排列的多个第二沟槽，每个第一沟槽的宽度为A1， 15nm≤A1≤30nm，每个第二沟槽的宽度为A1，任意相邻的两个第一沟槽之间的距离为A2， 20nm≤A2≤60nm，任意相邻的两个第二沟槽之间的距离为A2；
每个第一沟槽对应一条第一纳米线，每条第一纳米线的至少部分位于对应的第一沟槽内，每个第二沟槽对应一条第二纳米线，每条第二纳米线的至少部分位于对应的第二沟槽内；
至少一条第一纳米线的中间部位于第一栅极介质层和基材层之间，第一栅极介质层位于基材层和栅极金属之间，至少一条第二纳米线的中间部位于第二栅极介质层和基材层之间，第二栅极介质层位于基材层和栅极金属之间。
在一种可能的实施方式中，基材层包括层叠设置的多层第一基材层和多层第二基材层，任意相邻两层第一基材层之间设置有一层第二基材层，任意相邻两层第二基材层之间设置有一层第一基材层；
第一表面上的第二基材层相对于第一基材层向内凹陷，形成第一沟槽，第二表面上的第二基材层相对于第一基材层向内凹陷，形成第二沟槽。
在一种可能的实施方式中，栅极金属环绕包覆至少一条第一纳米线的中间部，第一栅极介质层位于至少一条第一纳米线和栅极金属之间，栅极金属环绕包覆至少一条第二纳米线的中间部，第二栅极介质层位于至少一条第二纳米线和栅极金属之间。
在一种可能的实施方式中，多条第一纳米线和多条第二纳米线一一对应，每条第一纳米线连接于对应的第二纳米线。
在一种可能的实施方式中，半导体器件还包括：
第一电极，连接于第一纳米线远离第二纳米线的端部；
第二电极，连接于第二纳米线远离第一纳米线的端部。
第二方面，本申请技术方案提供了一种电子装置，包括上述的半导体器件。
在一种可能的实施方式中，至少一条第一纳米线和对应连接的第二纳米线之间形成 PN结，每条第一纳米线包括两个端部和位于两个端部之间的中间部，每条第二纳米线包括两个端部和位于两个端部之间的中间部，半导体器件还包括：
第一电极，连接于至少一条第一纳米线和对应连接的第二纳米线之间的PN结；
第二电极，连接于至少一条第一纳米线远离第二纳米线的端部；
第三电极，连接于至少一条第二纳米线远离第一纳米线的端部；
覆盖至少一条第一纳米线的中间部以及覆盖至少一条第二纳米线的中间部的栅极金属；
位于至少一条第一纳米线和栅极金属之间的第一栅极介质层，位于至少一条第二纳米线和栅极金属之间的第二栅极介质层。
本申请实施例中的半导体结构制备方法、半导体器件和电子装置，通过设置特定宽度和密度的沟槽，在第一沟槽中沉积催化金属和第一掺杂的非晶前驱体，在第二沟槽中沉积催化金属和第二掺杂的非晶前驱体，然后退火使催化金属分别沿着第一沟槽和第二沟槽移动并吸收非晶前驱体、生长出沿着沟槽延伸的不同掺杂的纳米线，通过该制备方法，可以实现在制备大于等于6层的高集成度的层叠纳米线时，提高了纳米线的均匀度，且无需精确控制的离子注入和高温退火激活，即可实现生长不同掺杂的纳米线，从而提高了应用该纳米线的半导体器件的性能，降低了成本。
附图说明
图1为现有技术中一种三层堆叠纳米线的直径分布示意图；
图2为本申请实施例中一种半导体结构制备方法的流程图；
图3a为本申请实施例中一种基材层的结构示意图；
图3b为图3a中基材层形成沟槽时的一种结构示意图；
图3c为图3b中结构沉积第一掺杂的非晶前驱体时的一种结构示意图；
图3d为图3c中结构的立体示意图；
图3e为图3d中结构沉积催化金属时的一种结构示意图；
图3f为图3e中结构的剖面示意图；
图3g为图3f中结构沉积第二掺杂的非晶前驱体时的一种结构示意图；
图3h为图3g中结构生长纳米线时的一种结构示意图；
图3i为图3h中结构的剖面示意图；
图4a为本申请实施例中一种基材层的部分剖面结构照片；
图4b为本申请实施例中一种多条第一纳米线的部分剖面结构照片；
图5为本申请实施例中另一种半导体结构制备方法的流程图；
图6a为图3d中结构沉积催化金属时的另一种结构示意图；
图6b为图6a中结构的剖面示意图；
图6c为图6b中结构沉积第二掺杂的非晶前驱体时的一种结构示意图；
图6d为图6c中结构的剖面示意图；
图6e为图6d中结构生长纳米线时的一种结构示意图；
图7a为本申请实施例中另一种生长纳米线后的结构示意图；
图7b为图7a中结构沉积栅极绝缘层后的结构示意图；
图7c为图7b中结构的剖面示意图；
图7d为图7b中结构沉积电极后的结构示意图；
图8a为本申请实施例中另一种纳米线沉积电极后的结构示意图；
图8b为图8a中结构沉积栅极金属后的结构示意图；
图8c为图8b中结构的剖面示意图；
图9为本申请实施例中一种半导体器件的剖面结构示意图；
图10为本申请实施例中另一种半导体器件的剖面结构示意图；
图11为本申请实施例中另一种半导体器件的立体结构示意图。
具体实施方式
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
在介绍本申请实施例之前，首先对现有技术的问题发现过程进行说明。当微电子制程进入22nm工艺后，传统的平面晶体管已经不能满足集成需求而被鳍式晶体管代替。但是随着晶体管沟道长度的减小，特别是在小于15nm后，鳍式晶体管的性能下降明显，制备工艺也更为复杂，因此当制程进一步进入3nm后，主流的器件结构逐渐转为栅控能力好的围栅晶体管，围栅晶体管由多层堆叠的纳米线制成，纳米线的堆叠层数越多，则晶体管器件的集成度越高，晶体管可以使用越多数量的沟道，性能也越好。但是在目前的工艺下，制作2-3层堆叠的纳米线时可保持较高的均匀性，随着堆叠层数的增加，如13层时，纳米线的均匀性明显变差。例如如图1所示，图1为现有技术中一种三层堆叠纳米线的直径分布示意图，其中横坐标表示纳米线的采样直径，单位为纳米，纵坐标表示纳米线的采样数量，可见，纳米线的直径变化率大于20％，纳米线的均匀性较差。如果使用均匀性较差的纳米线作为晶体管的沟道时会导致晶体管性能的下降。另外，对于包括不同掺杂的纳米线，例如不同浓度掺杂的纳米线或者不同类型掺杂的纳米线，以包括P型掺杂和N型掺杂的纳米线为例，现有的制备方式是在P型掺杂的纳米线与N型掺杂的纳米线之间采用隔离墙的方式进行隔离，在隔离墙的两侧分别采用离子注入工艺进行不同类型的掺杂，为放置横向扩散，该方案对于隔离墙和离子注入的工艺要求极高。基于上述问题，发明人提供了本申请技术方案，以下对本申请技术方案的实施例进行说明。
本申请实施例提供了一种半导体结构制备方法，如图2和图3a～3h所示，该方法包括：
步骤101、如图3a～3b所示，形成基材层1，并在基材层1的第一表面110上设置依次排列的多个第一沟槽111，以及在基材层1的第二表面120上设置依次排列的多个第二沟槽121，第一表面110和第二表面120分别位于基材层1的相对两侧，每个第一沟槽111 的宽度以及每个第二沟槽121的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽 111之间的距离为A2，任意相邻的两个第二沟槽121之间的距离为A2，20nm≤A2≤60nm；
其中，第一沟槽111的宽度是指沟槽在多个第一沟槽111排列方向上的尺寸，第二沟槽121的宽度是指沟槽在多个第二沟槽121排列方向上的尺寸，
在步骤101之后所形成的结构如图3b所示，需要说明的是，图3a和图3b中所示的第一表面110位于基材层1的垂直侧面，但是本申请实施例对此不作限定，例如在其他可实现的实施方式中，第一表面110和第二表面120可以为基材层1的倾斜表面，另外对于第一沟槽111和第二沟槽121的制作方式不作限定，只要能够在基材层1上形成满足上述宽度范围和间距范围的多个第一沟槽111和多个第二沟槽121即可。
步骤102、如图3c～3d所示，在第一表面110上包括第一沟槽111的位置沉积第一掺杂的非晶前驱体31，第一掺杂的非晶前驱体31与第二表面120无交叠，在第一沟槽111，第一掺杂的非晶前驱体31接触催化金属2；
其中，可以通过准直性强的薄膜沉积技术，例如电子束蒸发工艺，利用基材层1的自遮蔽效应在第一表面110上沉积第一掺杂的非晶前驱体31，例如在图3c所示的结构中，从右侧向左进行电子23束蒸发，则在只会基材层1的右侧，即第一表面110上沉积第一掺杂的非晶前驱体31，即通过基材层1本身实现了自遮蔽效应，避免在第二表面120沉积第一掺杂的非晶前驱体31；
步骤103、如图3e～3f所示，在每个第一沟槽111和每个第二沟槽121中形成催化金属2；
其中，在步骤103之后所形成的结构如图3c所示，如果第一表面110为垂直侧面，可以将基材层1倾斜例如60°，利用电子束沉积的工艺在每个第一沟槽111中形成催化金属2，并在每个第二沟槽121中形成催化金属2，催化金属2的沉积厚度应保证在后续退火生长第一纳米线41的工艺过程中，各沟槽中的催化金属2颗粒不会相互接触发生融合，例如沉积厚度范围为10nm～20nm的催化金属铟In，另外，在步骤103之后，还可以包括使用H2等离子气体对催化金属2进行处理，使催化金属2在H2等离子气体作用下形成分立的金属颗粒，且去除催化金属2表面的氧化层，在第一沟槽111的调制作用下，提高了催化金属2所形成的金属颗粒的均匀性。
步骤104、如图3g所示，在第二表面120上包括第二沟槽121的位置沉积第二掺杂的非晶前驱体32；
其中，可以在整个基材层13表面，包括第一表面110和第二表面120上沉积第二掺杂的非晶前驱体32，在第二沟槽121，第二掺杂的非晶前驱体32接触催化金属2。需要说明的是，本申请实施例对于上述步骤102、步骤103和步骤104之间的执行顺序不作限定，例如可以先形成催化金属2，再形成非晶前驱体，也可以先形成非晶前驱体，再形成催化金属2，对于第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32的制备顺序也不做限定。另外需要说明的是，图3g和3h所示意的结构中，第二掺杂的非晶前驱体32不仅沉积在第二沟槽121中，还沉积在第一沟槽111中，在其他可实现的实施方式中，第二掺杂的非晶前驱体32也可以不沉积在第一表面110，仅沉积在第一表面110。
步骤105、如图3h～3i所示，对形成有催化金属2、第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32的基材层1进行退火处理，在第一表面110，催化金属2沿着对应的第一沟槽111移动，催化金属2吸收第一掺杂的非晶前驱体31并沿途形成第一掺杂的第一纳米线41，在第二表面120，催化金属2沿着对应的第二沟槽121移动，催化金属2 吸收第二掺杂的非晶前驱体32并沿途形成第二掺杂的第二纳米线42；
具体地，在步骤105中，在第一沟槽111和第二沟槽121中分别生长第一纳米线41和第二纳米线42。第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。即第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32具有不同的掺杂类型或者具有不同的掺杂浓度，第一掺杂的纳米线41和第二掺杂的纳米线 42具有不同的掺杂类型或具有不同的掺杂浓度。例如第一掺杂的非晶前驱体31为N型掺杂的非晶前驱体，第二掺杂的非晶前驱体32为P型掺杂的非晶前驱体；或者，例如第一掺杂的非晶前驱体31为N型掺杂的非晶前驱体，第二掺杂的非晶前驱体32为本征的非晶前驱体，即第二掺杂的非晶前驱体32为掺杂浓度为0的非晶前驱体；或者，例如第一掺杂的非晶前驱体31为N型重掺杂的非晶前驱体，第二掺杂的非晶前驱体32为N型轻掺杂的非晶前驱体。例如第一掺杂的纳米线41为N型掺杂的纳米线，第二掺杂的纳米线 42为P型掺杂的纳米线；或者例如，第一掺杂的纳米线41为N型重掺杂的纳米线，第二掺杂的纳米线42为N型轻掺杂的纳米线。对于第一表面110，如果其中同时沉积有第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32，则第一沟槽111中的催化金属2可能会吸收第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32，从而产生对应的第一掺杂的第一纳米线41，另外，此时所产生的第一纳米线41的掺杂特性还可能与催化金属2的位置以及非晶前驱体的厚度有关，例如，如果第一掺杂的非晶前驱体31位于催化金属2 与第二掺杂的非晶前驱体32之间，当第一掺杂的非晶前驱体31的厚度较大时，所产生的第一纳米线41的掺杂特性可能仅与第一掺杂的非晶前驱体31相关，当第一掺杂的非晶前驱体31的厚度较小时，所产生的第一纳米线41的掺杂特性与两个非晶前驱体均相关。但是，只要保证在第一沟槽111和第二沟槽121中具有不同掺杂的非晶前驱体，则同时生长得到的第一纳米线41和第二纳米线42也具有不同的掺杂特性。
如图3h和图3i所示，通过上述半导体结构制备方法，可以形成较多数量层叠设置的第一纳米线41，且第一纳米线41具有较高的均匀度，例如，以生长层叠设置的十条第一纳米线41为例，需要形成十个第一沟槽111，如图4a和图4b所示，图4a为本申请实施例中一种基材层的部分剖面结构照片，图4b为本申请实施例中一种多条第一纳米线的部分剖面结构照片，第一沟槽111的厚度tSiN＝25nm，相邻第一沟槽111的间距tSiO＝40nm，第一纳米线41的平均直径为Dnw＝27nm，任意相邻两条第一纳米线41之间的距离tsp＝40nm，从图4b可以看出，第一纳米线41的直径变化率较小，即第一纳米线41的均匀度较高，第一纳米线41的直径变化率devNW为8.7％，其中直径变化率devNW的计算公式如下：
Figure RE-GDA0002904630510000081
其中，Di为单条第一纳米线41的直径，σ为第一纳米线直径的标准差，N表示第一纳米线41的数量。根据实验验证，通过本申请实施例的方法制备大于或等于6层的层叠纳米线，纳米线的直径变化率不超过10％。
本申请实施例中的半导体结构制备方法，通过设置特定宽度和密度的沟槽，在第一沟槽中沉积催化金属和第一掺杂的非晶前驱体，在第二沟槽中沉积催化金属和第二掺杂的非晶前驱体，然后退火使催化金属分别沿着第一沟槽和第二沟槽移动并吸收非晶前驱体、生长出沿着沟槽延伸的不同掺杂的纳米线，通过该制备方法，可以实现在制备大于等于6层的高集成度的层叠纳米线时，提高了纳米线的均匀度，且无需精确控制的离子注入和高温退火激活，即可实现生长不同掺杂的纳米线，从而提高了应用该纳米线的半导体器件的性能，降低了成本。
本申请实施例还提供了一种半导体结构制备方法，如图5、图3a～3d、图6a～6e所示，该方法包括：
步骤201、如图3a～3b所示，形成基材层1，并在基材层1的第一表面110上设置依次排列的多个第一沟槽111，以及在基材层1的第二表面120上设置依次排列的多个第二沟槽121，多个第二沟槽121与多个第一沟槽111一一对应，每个第二沟槽121连通于对应的第一沟槽111，第一表面110和第二表面120分别位于基材层1的相对两侧，每个第一沟槽111的宽度以及每个第二沟槽121的宽度为A1，15nm≤A1≤30nm，任意相邻的两个第一沟槽111之间的距离为A2，任意相邻的两个第二沟槽121之间的距离为A2， 20nm≤A2≤60nm；
其中，步骤201与上述步骤101类似，区别在于，步骤201中需要保证所形成的第一沟槽111与对应的第二沟槽121连通。
步骤202、如图3c～3d所示，在第一表面110上包括第一沟槽111的位置沉积第一掺杂的非晶前驱体31，第一掺杂的非晶前驱体31与第二表面120无交叠，在第一沟槽111，第一掺杂的非晶前驱体31接触催化金属2；
其中，步骤202和上述步骤102相同，在此不再赘述。
步骤203、如图6a～6b所示，在每个第一沟槽111或每个第二沟槽121中形成催化金属2；
其中，步骤203与上述步骤103类似，区别在于，在步骤203中，仅在第一沟槽111 和第二沟槽121的一者中形成催化金属2。
步骤204、如图6c～6d所示，在第二表面120上包括第二沟槽121的位置沉积第二掺杂的非晶前驱体32，在第一沟槽111和第二沟槽121之间的连通交界处，第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32交叠设置。步骤204和上述步骤104相类似，在此不再赘述，区别在于，在步骤204中，需要保证第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32在相互连通的第一沟槽111和第二沟槽121中交叠；
步骤205、如图6e所示，对形成有催化金属2、第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32的基材层1进行退火处理，在第一表面110，催化金属2沿着对应的第一沟槽111移动，催化金属2吸收第一掺杂的非晶前驱体31并沿途形成第一掺杂的第一纳米线41，在第二表面120，催化金属2沿着对应的第二沟槽121移动，催化金属2吸收第二掺杂的非晶前驱体32并沿途形成第二掺杂的第二纳米线42，在第一沟槽111和对应的第二沟槽121连通交界处，催化金属2从第一沟槽111移动至第二沟槽121，或者从第二沟槽121移动至第一沟槽111，以使第一纳米线41和第二纳米线42连接为一体.
具体地，步骤205和步骤105类似，区别在于，在步骤205中，由于第一沟槽111和第二沟槽121之间连通，且步骤203中仅在其中一个沟槽中形成催化金属2，在步骤205 中，通过退火使催化金属2在沟槽中吸收附近的前驱体、沿着沟槽移动并沿途形成纳米线，其中，当催化金属2在第一沟槽111中移动时，会吸收第一掺杂的非晶前驱体31并沿途形成第一掺杂的第一纳米线41，由于第一沟槽111和第二沟槽121连通，在第一沟槽111 和第二沟槽121的交界处，当催化金属2从第一沟槽111移动至第二沟槽121时，其不再吸收第一掺杂的非晶前驱体31，而是吸收第二掺杂的非晶前驱体32并在第二沟槽121中沿途形成第二掺杂的第二纳米线42，从而使得在催化金属2从第一沟槽111移动至第二沟槽121的过程中，形成具有两种掺杂且相互连接为一体的纳米线。需要说明的是，在图5所示的方法中，为了使纳米线连续生长在第一沟槽111和第二沟槽121中，在第一沟槽 111和第二沟槽121之间的连通交界处，第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32交叠设置。
本申请实施例中的半导体结构制备方法，通过设置特定宽度和密度的沟槽，在第一沟槽中沉积催化金属和第一掺杂的非晶前驱体，在第二沟槽中沉积催化金属和第二掺杂的非晶前驱体，然后退火使催化金属分别沿着第一沟槽和第二沟槽移动并吸收非晶前驱体、生长出沿着沟槽延伸的不同掺杂且连接在一起的纳米线，通过该制备方法，可以实现在制备大于等于6层的高集成度的层叠纳米线时，提高了纳米线的均匀度，且无需精确控制的离子注入和高温退火激活，即可实现生长不同掺杂的纳米线，从而提高了应用该纳米线的半导体器件的性能，降低了成本。
在一种可能的实施方式中，上述步骤101和步骤201中，形成基材层1，并在基材层1的第一表面110上设置依次排列的多个第一沟槽111，以及在基材层1的第二表面120 上设置依次排列的多个第二沟槽121的过程包括：
交替沉积第一基材层11和第二基材层12，以形成基材层1，基材层1包括层叠设置的多层第一基材层11和多层第二基材层12，任意相邻两层第一基材层11之间设置有一层第二基材层12，任意相邻两层第二基材层12之间设置有一层第一基材层11，任意一层第一基材层11的厚度为A1，15nm≤A1≤30nm，第一基材层11的厚度例如为25nm，任意一层第二基材层12的厚度为A2，20nm≤A2≤60nm，第二基材层12的厚度例如为40nm，其中第一基材层11的层数需要多于第二基材层12的层数，第二基材层12的厚度可以控制所生成的纳米线的直径，第一基材层11的厚度可以控制所生成的纳米线的层叠间隔；
对基材层1进行图案化，露出在基材层1层叠方向上的第一表面110和第二表面120；
对第一表面110上露出的第二基材层12进行刻蚀，使第二基材层12相对于第一基材层11向内凹陷，形成第一沟槽111，对第二表面120上露出的第二基材层12进行刻蚀，使第二基材层12相对于第一基材层11向内凹陷，形成第二沟槽121；
其中，刻蚀是指使第一表面110上的第二基材层12相对于第一基材层11被刻蚀，以便于形成第一沟槽111和第二沟槽121，并且在如图5所示的方法中，还可以同时通过对第二基材层12的时刻使第一沟槽111和第二沟槽121连通，由于第一基材层11和第二基材层12的材料不同，在使用刻蚀剂进行刻蚀时，第二基材层12与刻蚀剂反应，第一基材层11与刻蚀剂不反应，或者第一基材层11与刻蚀剂之间的反应速率小于第二基材层12 与刻蚀剂之间的反应速率，使得在刻蚀之后，第二基材层12会相对于第一基材层11向内凹陷，在第一表面110上形成第一沟槽111，在第二表面120上形成第二沟槽121，其中第二基材层12向内凹陷的部分形成沟槽的底部，与该第二基材层12相邻的两个第一基材层11分别形成沟槽的两个沟槽壁，即沟槽为异质沟槽，任意相邻的第一基材层11、第二基材层12和第一基材层11的三层叠层形成一个沟槽，任意相邻的两个沟槽可以共用两者之间的同一个第一基材层11，第一基材层11的层数和第二基材层12的层数可以根据所需要形成的沟槽的层叠数量确定，例如如果需要层叠的十个沟槽，则需要层叠的十一层第一基材层11和层叠的十层第二基材层12，基于第一基材层11和第二基材层12层叠形成的基材层1，可以通过较为简单的工艺形成上述第一沟槽111和第二沟槽121。
在一种可能的实施方式中，第二基材层12为硅的氧化物薄膜，第一基材层11为硅的氮化物薄膜。
在上述步骤101或201中，可以在衬底上利用PECVD工艺交替沉积硅的氧化物薄膜和硅的氮化物薄膜，其中沉积硅的氮化物薄膜可以使用SiH4、NH3作为反应气体，沉积硅的氧化物薄膜可以使用SiH4、N2O作为反应气体，在N2气氛下在150℃～300℃下进行沉积。可以通过光刻工艺对基材层1进行图案化，例如通过电感耦合等离子体(Inductively CoupledPlasma，ICP)刻蚀工艺去除周围不需要的部分，露出基材层1的侧壁。
对第一表面110上露出的第二基材层12进行刻蚀，使第二基材层12相对于第一基材层11向内凹陷，形成第一沟槽111，对第二表面120上露出的第二基材层12进行刻蚀，使第二基材层12相对于第一基材层11向内凹陷，形成第二沟槽121的过程包括：使用氢氟酸溶剂对第一表面110上露出的硅的氧化物薄膜进行刻蚀，使硅的氧化物薄膜相对于硅的氮化物薄膜向内凹陷，形成第一沟槽111和第二沟槽121。例如，使用0.5％的氢氟酸 HF溶剂处理基材10秒～15秒，由于氢氟酸溶剂与硅的氧化物的反应速率较大，而氢氟酸溶剂与硅的氮化物的反应速率较小，因此会使第一表面110上的第二基材层12相对于第一基材层11向内缩，从而形成异质沟槽结构。
需要说明的是，在其他可实现的实施方式中，也可以使用其他材料来制作第一基材层 11和第二基材层12，只要两者具有不同的可是选择比即可，例如采用非晶硅来制作第一基材层11，采用氧化硅来制作第二基材层12；或者采用非晶硅来制作第一基材层11，采用氮化硅来制作第二基材层12。另外，本申请实施例中仅以通过第一基材层11和第二基材层12所构成的基材层1来制作第一沟槽111和第二沟槽121为例进行说明，在其他可实现的实施方式中，也可以采用单一材料的基材层直接通过光刻、刻蚀等工艺来制作第一沟槽111和第二沟槽121。
在一种可能的实施方式中，如图7a所示，每条第一纳米线41包括两个端部411和位于两个端部411之间的中间部412，每条第二纳米线42包括两个端部和位于两个端部之间的中间部，形成第一纳米线41和第二纳米线42之后，还包括：
如图7b和7c所示，形成覆盖至少一条第一纳米线41的中间部412的第一栅极介质层51，以及覆盖至少一条第二纳米线42的中间部的第二栅极介质层52；
如图7a和7d所示，形成第一电极61、第二电极62和第三电极63，第一电极61连接于至少一条第一纳米线41的一个端部以及至少一条第二纳米线42的一个端部，第二电极62连接于至少一条第一纳米线41的另一个端部，第三电极63连接于至少一条第二纳米线42的另一个端部；
如图7a和7d所示，在形成第一栅极介质层51和第二栅极介质层之后，形成覆盖至少一条第一纳米线41的中间部412以及覆盖至少一条第二纳米线42的中间部的栅极金属7，第一栅极介质层51位于至少一条第一纳米线41和栅极金属7之间，第二栅极介质层 52位于至少一条第二纳米线42和栅极金属7之间。
具体的，如图7a～7d所示的半导体器件中，如果第一掺杂的纳米线41为N型掺杂的纳米线，第二掺杂的纳米线42为P型掺杂的纳米线，那么第一电极61、第三电极63、第一掺杂的纳米线41和一个栅极金属7可以组成N型金属氧化物半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，第二电极62、第三电极63、第二掺杂的纳米线42和另一个栅极金属7可以组成P型MOSFET，P型MOSFET和N型MOSFET具有同一个电极第一电极61，即两者串联形成互补金属氧化物半导体 (Complementary MetalOxide Semiconductor，CMOS)反相器器件。
在一种可能的实施方式中，如图8a～8c所示，每条第一纳米线41包括两个端部和位于两个端部之间的中间部，每条第二纳米线42包括两个端部和位于两个端部之间的中间部，形成第一纳米线41和第二纳米线42之后，还包括：
如图8a所示，形成第一电极61、第二电极62和第三电极63，第一电极61连接于至少一条第一纳米线41的一个端部以及至少一条第二纳米线42的一个端部，第二电极62 连接于至少一条第一纳米线41的另一个端部，第三电极63连接于至少一条第二纳米线42 的另一个端部；通过刻蚀工艺去除至少一条第一纳米线41的中间部周围的基材层以及至少一条第二纳米线42的中间部周围的基材层，使至少一条第一纳米线41的中间部悬空，使至少一条第二纳米线42的中间部悬空，去除基材层的工艺可以为干法刻蚀或湿法刻蚀；
如图8b和8c所示，在使至少一条第一纳米线41的中间部悬空，以及使至少一条第二纳米42线的中间部悬空之后，形成环绕包覆至少一条第一纳米线41的中间部的第一栅极介质层51以及环绕包覆至少一条第二纳米线42的中间部的第二栅极介质层52，由于栅极介质层需要环绕包覆在纳米线的周围，因此，需要采用台阶覆盖性较好的设备进行栅极介质层的沉积，例如，使用原子层沉积(Atomic layer deposition，ALD)工艺来沉积栅极介质层；形成环绕包覆至少一条第一纳米线41的中间部以及环绕包覆至少一条第二纳米线42的中间部的栅极金属7，第一栅极介质层51位于至少一条第一纳米线41和栅极金属7之间，第二栅极介质层52位于至少一条第二纳米线42和栅极金属7之间。
具体地，图8a～8c所示结构中，如果第一掺杂的纳米线41为N型掺杂的纳米线，第二掺杂的纳米线42为P型掺杂的纳米线，那么第一电极61、第三电极63、第一掺杂的纳米线41和一个栅极金属7可以组成N型MOSFET，第二电极62、第三电极63、第二掺杂的纳米线42和另一个栅极金属7可以组成P型MOSFET，P型MOSFET和N型 MOSFET具有同一个电极第一电极61，即两者串联形成CMOS反相器器件。图8a～8c所示结构和图7a～7d所示结构的区别在于，图8a～8c所示结构中的晶体管为围栅晶体管。
在一种可能的实施方式中，催化金属2为以下各项金属中的一者或多者的合金：铟、锡、铋、镓和铝；第一掺杂的非晶前驱体31为以下各项中的一者或多者的异质叠层：第一掺杂的非晶硅、第一掺杂的非晶锗和第一掺杂的非晶碳；第二掺杂的非晶前驱体32为以下各项中的一者或多者的异质叠层：本征的非晶硅、本征的非晶锗和本征的非晶碳。
如果第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32均为同类型的材料，例如都是非晶硅，那么所得到的纳米线即为硅纳米线，如果第一掺杂的非晶前驱体31和第二掺杂的非晶前驱体32为不同类型的材料，例如第一掺杂的非晶前驱体31为第一掺杂的非晶硅，第二掺杂的非晶前驱体32为第二掺杂的非晶锗，那么最终形成的纳米线也为对应的异质结构，第一纳米线41为硅纳米线，第二纳米线42为锗纳米线。
如图3a～3h所示，本申请实施例还提供一种半导体器件，包括：层叠设置的多条第一纳米线41，第一纳米线41为第一掺杂的纳米线，任意相邻的两条第一纳米线41之间间隔设置；层叠设置的多条第二纳米线42，第二纳米线42为第二掺杂的纳米线，多条第二纳米线42的层叠方向和多条第一纳米线41的层叠方向均为第一方向，第一方向为图3a～3c 中的竖直方向，任意相邻的两条第二纳米线42之间间隔设置；每条第一纳米线41的直径为B1，6nm≤B1≤27nm，每条第二纳米线的直径为B1；任意相邻两条第一纳米线41之间的间隔为B2，21.5nm≤B2≤78nm，任意相邻两条第二纳米线42之间的间隔为B2；第一掺杂和第二掺杂为相同类型、不同浓度的掺杂，或者，第一掺杂和第二掺杂为不同类型的掺杂。
具体地，该半导体器件的制备方法与上述实施例相同，在此不再赘述，通过上述制备方法，由于第一纳米线41由第一沟槽111引导形成，因此第一纳米线41的直径和间距与第一沟槽111的形貌相关，其中，第一纳米线41生长在第一沟槽111中，因此其直径小于第一沟槽111的宽度，具体为第一沟槽111宽度的0.4倍～0.9倍之间，由于第一沟槽111 的宽度范围为15nm～30nm，因此，第一纳米线41的直径范围为6nm～27nm。另外，第一沟槽111的排布密度决定了第一纳米线41的排布密度，令第一沟槽111的宽度为A1，任意相邻第一沟槽111之间的距离为A2，第一纳米线41的直径为B1，任意相邻第一纳米线41之间的距离为B2，B1＝A1×C，B1+B2＝A1+A2，即B2＝A1+A2-B1＝A1+ A2-A1×C＝(1-C)×A1+A2，其中，0.4≤C≤0.9，15nm≤A1≤30nm，20nm≤A2≤60nm，可以得到21.5nm≤B2≤78nm。对于第二纳米线42的尺寸和排布密度限定与第一纳米线41 相同，在此不再赘述。
本申请实施例中的半导体器件，通过设置特定宽度和密度的沟槽，在第一沟槽中沉积催化金属和第一掺杂的非晶前驱体，在第二沟槽中沉积催化金属和第二掺杂的非晶前驱体，然后退火使催化金属分别沿着第一沟槽和第二沟槽移动并吸收非晶前驱体、生长出沿着沟槽延伸的不同掺杂的纳米线，通过该制备方法，可以实现在制备大于等于6层的高集成度的层叠纳米线时，提高了纳米线的均匀度，且无需精确控制的离子注入和高温退火激活，即可实现生长不同掺杂的纳米线，从而提高了应用该纳米线的半导体器件的性能，降低了成本。
在一种可能的实施方式中，多条第一纳米线41排布的层数大于或等于6层，多条第一纳米线41的直径变化率小于或等于10％，多条第二纳米线42排列的层数大于或等于6层，多条第二纳米线42的直径变化率小于或等于10％。本申请实施例中的半导体结构，可以在层叠排布的纳米线数量较多的前提下，控制纳米线的均匀度较高，即纳米线的直径变化率较小。
在一种可能的实施方式中，如图7a～7d所示，任意一条第一纳米线41和任意一条第二纳米线42之间间隔设置，即通过上述图1中所示的方法分别在第一沟槽111和第二沟槽121中生长相互独立的第一纳米线41和第二纳米线42。
在一种可能的实施方式中，如图7a～7d、图8a～8c所示，每条第一纳米线41包括两个端部和位于两个端部之间的中间部，每条第二纳米线42包括两个端部和位于两个端部之间的中间部，半导体器件还包括：第一电极61，第一电极61连接于至少一条第一纳米线 41的一个端部以及至少一条第二纳米线42的一个端部；第二电极62，第二电极62连接于至少一条第一纳米线41的一个端部以及至少一条第二纳米线42的另一个端部；覆盖至少一条第一纳米线41的中间部以及覆盖至少一条第二纳米线42的中间部的栅极金属7；位于至少一条第一纳米线41和栅极金属7之间的第一栅极介质层51，位于至少一条第二纳米线42和栅极金属7之间的第二栅极介质层52。
在一种可能的实施方式中，如图7a～7d、图3a～3i所示，半导体器件还包括基材层1，基材层1包括第一表面110和第二表面120，第一表面110上设置有依次排列的多个第一沟槽111，第二表面120上设置有依次排列的多个第二沟槽121，每个第一沟槽111的宽度为A1，15nm≤A1≤30nm，每个第二沟槽121的宽度为A1，任意相邻的两个第一沟槽111 之间的距离为A2，20nm≤A2≤60nm，任意相邻的两个第二沟槽121之间的距离为A2；每个第一沟槽111对应一条第一纳米线41，每条第一纳米线41的至少部分位于对应的第一沟槽111内，每个第二沟槽121对应一条第二纳米线42，每条第二纳米线42的至少部分位于对应的第二沟槽121内；至少一条第一纳米线42的中间部位于第一栅极介质层51和基材层1之间，第一栅极介质层51位于基材层1和栅极金属7之间，至少一条第二纳米线42的中间部位于第二栅极介质层52和基材层1之间，第二栅极介质层52位于基材层 1和栅极金属7之间。该晶体管的具体结构和原理与上述实施例中的描述相同，在该晶体管中保留了制备方法中用于生长纳米线的基材层1。
在一种可能的实施方式中，如图7a～7d、图3a～3i所示，基材层1包括层叠设置的多层第一基材层11和多层第二基材层12，任意相邻两层第一基材层11之间设置有一层第二基材层12，任意相邻两层第二基材层12之间设置有一层第一基材层11；第一表面110 上的第二基材层12相对于第一基材层11向内凹陷，形成第一沟槽111，第二表面120上的第二基材层12相对于第一基材层11向内凹陷，形成第二沟槽121，其中，第二基材层 12可以为硅的氧化物薄膜，第一基材层11可以为硅的氮化物薄膜，基于第一基材层11和第二基材层12层叠形成的基材层1，可以通过较为简单的工艺形成上述第一沟槽111和第二沟槽121。
在一种可能的实施方式中，如图8a～8c所示，栅极金属7环绕包覆至少一条第一纳米线41的中间部，第一栅极介质层51位于至少一条第一纳米线41和栅极金属7之间，栅极金属7环绕包覆至少一条第二纳米线42的中间部，第二栅极介质层52位于至少一条第二纳米线42和栅极金属7之间。
在一种可能的实施方式中，如图6e和图9所示，多条第一纳米线41和多条第二纳米线42一一对应，每条第一纳米线41连接于对应的第二纳米线42，也就是说，可以利用通过图5所示的方法制备得到的纳米线来制作半导体器件，其中一体结构的纳米线包括不同掺杂的第一纳米线和第二纳米线，例如当第一纳米线41和第二纳米线42分别为不同掺杂类型时，则两者可以组成PN结，可以利用该PN结来制作对应的半导体器件。
在一种可能的实施方式中，如图6e和图9所示，半导体器件还包括第一电极61，连接于第一纳米线41远离第二纳米线42的端部；第二电极62，连接于第二纳米线42远离第一纳米线41的端部，当第一纳米线41和第二纳米线42实现PN结时，第一电极61和第二电极62可以作为阳极和阴极，使第一电极61、第二电极62以及PN结组成二极管，例如发光二极管。
在一种可能的实施方式中，如图6e、图7d、图8b和图10所述，至少一条第一纳米线41和对应连接的第二纳米线42之间形成PN结，也就是说，第一纳米线41和第二纳米线42中的一者为P型掺杂纳米线，另外一者为N型掺杂纳米线，每条第一纳米线41包括两个端部和位于两个端部之间的中间部，每条第二纳米线42包括两个端部和位于两个端部之间的中间部，第一纳米线41和第二纳米线42的两个端部相互连接形成PN结，半导体器件还包括：第一电极61，连接于至少一条第一纳米线41和对应连接的第二纳米线42之间的PN结；第二电极62，连接于至少一条第一纳米线41远离第二纳米线42的端部；第三电极63，连接于至少一条第二纳米线42远离第一纳米线41的端部；覆盖至少一条第一纳米线41的中间部以及覆盖至少一条第二纳米线42的中间部的栅极金属7；位于至少一条第一纳米线41和栅极金属7之间的第一栅极介质层51，位于至少一条第二纳米线42和栅极金属7之间的第二栅极介质层52。
具体地，图10中的第一纳米线41和第二纳米线42的立体结构可以为如图6e所示的纳米线结构，图10中纳米线和各电极之间的对应关系可以为如图7d或图8b所示，与前述实施例的区别在于，图10所示的结构中，由于第一纳米线41和第二纳米线42连接为一体，且在连接处形成PN结，因此，第一电极61需要覆盖连接PN结，即第一电极61 同时连接第一纳米线41和第二纳米线42，如果第一掺杂的纳米线41为N型掺杂的纳米线，第二掺杂的纳米线42为P型掺杂的纳米线，那么第一电极61、第三电极63、第一掺杂的纳米线41和一个栅极金属7可以组成N型MOSFET，第二电极62、第三电极63、第二掺杂的纳米线42和另一个栅极金属7可以组成P型MOSFET，P型MOSFET和N型 MOSFET具有同一个电极第一电极61，即两者串联形成CMOS反相器器件。如果通过例如图7a所示的分立的第一纳米线41和第二纳米线42制备得到如图7d所示的CMOS器件，其中同时连接两条分立纳米线的第一电极61的宽度需要保证连接两条纳米线41，因此尺寸较大；而如图10所示的CMOS器件中，第一纳米线41和第二纳米线42连接为一体，因此，同时连接这两条纳米线的第一电极61的宽度无需较大，只需要在第一纳米线 41和第二纳米线42的连接处同时连接两者即可，因此空间占用更小。
在上述实施例中，仅以利用层叠设置的多条纳米线构成一个晶体管为例进行了说明，实际上，层叠设置的多条纳米线还可以同时构成多个晶体管，在一种可能的实施方式中，如图7a和图11所示，半导体器件包括第一晶体管的第一电极61A、第一晶体管的第二电极62A、第一晶体管的第三电极63A、第一晶体管的栅极金属7A、第二晶体管的第一电极61B、第二晶体管的第二电极62B、第二晶体管的第三电极63B和第二晶体管的栅极金属7B。
多条第一纳米线41包括至少一条第一晶体管的第一纳米线41A，每条第一晶体管的第一纳米线41A的一个端部411连接于第一晶体管的第一电极61A，每条第一晶体管的第一纳米线41A的另一个端部411连接于第一晶体管的第二电极62A，第一晶体管的栅极金属7A覆盖每条第一晶体管的第一纳米线41A的中间部412；
多条第二纳米线42包括至少一条第一晶体管的第二纳米线42A，每条第一晶体管的第二纳米线42A的一个端部连接于第一晶体管的第一电极61A，每条第一晶体管的第二纳米线42A的另一个端部连接于第一晶体管的第三电极63A，第一晶体管的栅极金属7A 覆盖每条第一晶体管的第二纳米线42A的中间部；
多条第一纳米线41包括至少一条第二晶体管的第一纳米线41B，每条第二晶体管的第一纳米线41B的一个端部连接于第二晶体管的第一电极61B，每条第二晶体管的第一纳米线41B的另一个端部连接于第二晶体管的第二电极62B，第二晶体管的栅极金属7B覆盖每条第二晶体管的第一纳米线41B的中间部；
多条第二纳米线42包括至少一条第二晶体管的第二纳米线42B，每条第二晶体管的第二纳米线42B的一个端部连接于第二晶体管的第一电极61B，每条第二晶体管的第二纳米线42B的另一个端部连接于第二晶体管的第二电极62B，第二晶体管的栅极金属7B覆盖每条第二晶体管的第二纳米线42B的中间部。
具体地，在如图7a和图11所示的结构中，具有两个CMOS器件，其中一个CMOS 器件由第一电极61A、第二电极62A、第三电极63A、第一纳米线41A和第二纳米线42A 组成，另外一个CMOS器件由第一电极61B、第二电极62B、第三电极63B、第一纳米线41B和第二纳米线42B组成。也即是说，本申请实施例对于所生成的多条纳米线与晶体管之间的具体关系不做限定，另外对于一个晶体管中所包含的纳米线数量也不做限定。
本申请实施例还提供一种电子装置，包括上述实施例中的半导体器件，其中半导体器件的具体结构、原理和制备方法与上述实施例相同，在此不再赘述。该电子装置具体可以为显示器。
本申请实施例中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和 /或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示单独存在A、同时存在A和B、单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项”及其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。例如，a，b和c中的至少一项可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (18)

1.一种半导体结构制备方法，其特征在于，包括：
形成基材层，并在所述基材层的第一表面上设置依次排列的多个第一沟槽，以及在所述基材层的第二表面上设置依次排列的多个第二沟槽，所述第一表面和所述第二表面分别位于所述基材层的相对两侧，每个所述第一沟槽的宽度以及每个所述第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个所述第一沟槽之间的距离为A2，任意相邻的两个所述第二沟槽之间的距离为A2，20nm≤A2≤60nm；
在每个所述第一沟槽和每个所述第二沟槽中形成催化金属；
在所述第一表面上包括所述第一沟槽的位置沉积第一掺杂的非晶前驱体，所述第一掺杂的非晶前驱体与所述第二表面无交叠；
在所述第二表面上包括所述第二沟槽的位置沉积第二掺杂的非晶前驱体；
对形成有所述催化金属、所述第一掺杂的非晶前驱体和所述第二掺杂的非晶前驱体的基材层进行退火处理，在所述第一表面，所述催化金属沿着对应的第一沟槽移动，所述催化金属吸收所述第一掺杂的非晶前驱体并沿途形成第一掺杂的第一纳米线，在所述第二表面，所述催化金属沿着对应的第二沟槽移动，所述催化金属吸收所述第二掺杂的非晶前驱体并沿途形成第二掺杂的第二纳米线；
所述第一掺杂和所述第二掺杂为相同类型、不同浓度的掺杂，或者，所述第一掺杂和所述第二掺杂为不同类型的掺杂。
2.一种半导体结构制备方法，其特征在于，包括：
形成基材层，并在所述基材层的第一表面上设置依次排列的多个第一沟槽，以及在所述基材层的第一表面上设置依次排列的多个第二沟槽，所述多个第二沟槽与所述多个第一沟槽一一对应，每个所述第二沟槽连通于对应的所述第一沟槽，所述第一表面和所述第二表面分别位于所述基材层的相对两侧，每个所述第一沟槽的宽度以及每个所述第二沟槽的宽度为A1，15nm≤A1≤30nm，任意相邻的两个所述第一沟槽之间的距离为A2，任意相邻的两个所述第二沟槽之间的距离为A2，20nm≤A2≤60nm；
在每个所述第一沟槽或每个所述第二沟槽中形成催化金属；
在所述第一表面上包括所述第一沟槽的位置沉积第一掺杂的非晶前驱体，所述第一掺杂的非晶前驱体与所述第二表面无交叠；
在所述第二表面上包括所述第二沟槽的位置沉积第二掺杂的非晶前驱体，在所述第一沟槽和对应的所述第二沟槽的连通交界处，所述第一掺杂的非晶前驱体和所述第二掺杂的非晶前驱体交叠设置；
对形成有所述催化金属、所述第一掺杂的非晶前驱体和所述第二掺杂的非晶前驱体的基材层进行退火处理，在所述第一表面，所述催化金属沿着对应的第一沟槽移动，所述催化金属吸收所述第一掺杂的非晶前驱体并沿途形成第一掺杂的第一纳米线，在所述第二表面，所述催化金属沿着对应的第二沟槽移动，所述催化金属吸收所述第二掺杂的非晶前驱体并沿途形成第二掺杂的第二纳米线，在所述第一沟槽和对应的所述第二沟槽连通交界处，所述催化金属从所述第一沟槽移动至所述第二沟槽，或者从所述第二沟槽移动至所述第一沟槽，以使所述第一纳米线和所述第二纳米线连接为一体；
所述第一掺杂和所述第二掺杂为相同类型、不同浓度的掺杂，或者，所述第一掺杂和所述第二掺杂为不同类型的掺杂。
3.根据权利要求1或2所述的半导体结构制备方法，其特征在于，
形成基材层，并在所述基材层的第一表面上设置依次排列的多个第一沟槽，以及在所述基材层的第一表面上设置依次排列的多个第二沟槽的过程包括：
交替沉积第一基材层和第二基材层，以形成基材层，所述基材层包括层叠设置的多层第一基材层和多层第二基材层，任意相邻两层所述第一基材层之间设置有一层所述第二基材层，任意相邻两层所述第二基材层之间设置有一层所述第一基材层，任意一层所述第一基材层的厚度为A1，任意一层所述第二基材层的厚度为A2；
对所述基材层进行图案化，露出在所述基材层层叠方向上的第一表面和第二表面；
对所述第一表面上露出的所述第二基材层进行刻蚀，使所述第二基材层相对于所述第一基材层向内凹陷，形成第一沟槽，对所述第二表面上露出的所述第二基材层进行刻蚀，使所述第二基材层相对于所述第一基材层向内凹陷，形成第二沟槽。
4.根据权利要求3所述的半导体结构制备方法，其特征在于，
所述第二基材层为硅的氧化物薄膜，所述第一基材层为硅的氮化物薄膜；
对所述第一表面上露出的所述第二基材层进行刻蚀，使所述第二基材层相对于所述第一基材层向内凹陷，形成第一沟槽，对所述第二表面上露出的所述第二基材层进行刻蚀，使所述第二基材层相对于所述第一基材层向内凹陷，形成第二沟槽的过程包括：
使用氢氟酸溶剂对所述第一表面和所述第二表面上露出的所述硅的氧化物薄膜进行刻蚀，使所述硅的氧化物薄膜相对于所述硅的氮化物薄膜向内凹陷，形成所述第一沟槽和所述第二沟槽。
5.根据权利要求1所述的半导体结构制备方法，其特征在于，
每条所述第一纳米线包括两个端部和位于所述两个端部之间的中间部，每条所述第二纳米线包括两个端部和位于所述两个端部之间的中间部，形成所述第一纳米线和所述第二纳米线之后，还包括：
形成覆盖至少一条所述第一纳米线的中间部的第一栅极介质层，以及覆盖至少一条所述第二纳米线的中间部的第二栅极介质层；
形成第一电极、第二电极和第三电极，所述第一电极连接于所述至少一条所述第一纳米线的一个端部以及所述至少一条所述第二纳米线的一个端部，所述第二电极连接于所述至少一条所述第一纳米线的另一个端部，所述第三电极连接于所述至少一条所述第二纳米线的另一个端部；
在形成所述第一栅极介质层和所述第二栅极介质层之后，形成覆盖所述至少一条所述第一纳米线的中间部以及覆盖所述至少一条所述第二纳米线的中间部的栅极金属，所述第一栅极介质层位于所述至少一条所述第一纳米线和所述栅极金属之间，所述第二栅极介质层位于所述至少一条所述第二纳米线和所述栅极金属之间。
6.根据权利要求1所述的半导体结构制备方法，其特征在于，
每条所述第一纳米线包括两个端部和位于所述两个端部之间的中间部，每条所述第二纳米线包括两个端部和位于所述两个端部之间的中间部，形成所述第一纳米线和所述第二纳米线之后，还包括：
形成第一电极、第二电极和第三电极，所述第一电极连接于所述至少一条所述第一纳米线的一个端部以及所述至少一条所述第二纳米线的一个端部，所述第二电极连接于所述至少一条所述第一纳米线的另一个端部，所述第三电极连接于所述至少一条所述第二纳米线的另一个端部；
通过刻蚀工艺去除所述至少一条所述第一纳米线的中间部周围的所述基材层以及所示至少一条所述第二纳米线的中间部周围的所述基材层，使所述至少一条所述第一纳米线的中间部悬空，使所述至少一条所述第二纳米线的中间部悬空；
在使所述至少一条所述第一纳米线的中间部悬空，以及使所述至少一条所述第二纳米线的中间部悬空之后，形成环绕包覆所述至少一条所述第一纳米线的中间部的第一栅极介质层以及环绕包覆所述至少一条所述第二纳米线的中间部的第二栅极介质层；
形成环绕包覆所述至少一条所述第一纳米线的中间部以及环绕包覆所述至少一条所述第二纳米线的中间部的栅极金属，所述第一栅极介质层位于所述至少一条所述第一纳米线和所述栅极金属之间，所述第二栅极介质层位于所述至少一条所述第二纳米线和所述栅极金属之间。
7.根据权利要求1所述的半导体结构制备方法，其特征在于，
所述催化金属为以下各项金属中的一者或多者的合金：铟、锡、铋、镓和铝；
所述第一掺杂的非晶前驱体为以下各项中的一者或多者的异质叠层：第一掺杂的非晶硅、第一掺杂的非晶锗和第一掺杂的非晶碳；
所述第二掺杂的非晶前驱体为以下各项中的一者或多者的异质叠层：本征的非晶硅、本征的非晶锗和本征的非晶碳。
8.一种半导体器件，其特征在于，包括：
层叠设置的多条第一纳米线，所述第一纳米线为第一掺杂的纳米线，任意相邻的两条所述第一纳米线之间间隔设置；
层叠设置的多条第二纳米线，所述第二纳米线为第二掺杂的纳米线，所述多条第二纳米线的层叠方向和所述多条第一纳米线的层叠方向均为第一方向，任意相邻的两条所述第二纳米线之间间隔设置；
每条所述第一纳米线的直径为B1，6nm≤B1≤27nm，每条所述第二纳米线的直径为B1；
任意相邻两条所述第一纳米线之间的间隔为B2，21.5nm≤B2≤78nm，任意相邻两条所述第二纳米线之间的间隔为B2；
所述第一掺杂和所述第二掺杂为相同类型、不同浓度的掺杂，或者，所述第一掺杂和所述第二掺杂为不同类型的掺杂。
9.根据权利要求8所述的半导体器件，其特征在于，
所述多条第一纳米线排布的层数大于或等于6层，所述多条第一纳米线的直径变化率小于或等于10％；
所述多条第二纳米线排列的层数大于或等于6层，所述多条第二纳米线的直径变化率小于或等于10％。
10.根据权利要求8所述的半导体器件，其特征在于，
任意一条所述第一纳米线和任意一条所述第二纳米线之间间隔设置。
11.根据权利要求10所述的半导体器件，其特征在于，
每条所述第一纳米线包括两个端部和位于所述两个端部之间的中间部，每条所述第二纳米线包括两个端部和位于所述两个端部之间的中间部，所述半导体器件还包括：
第一电极，所述第一电极连接于至少一条所述第一纳米线的一个端部以及至少一条所述第二纳米线的一个端部；
第二电极，所述第二电极连接于所述至少一条所述第一纳米线的另一个端部以及所述至少一条所述第二纳米线的另一个端部；
覆盖所述至少一条所述第一纳米线的中间部以及覆盖所述至少一条所述第二纳米线的中间部的栅极金属；
位于所述至少一条所述第一纳米线和所述栅极金属之间的第一栅极介质层，位于所述至少一条所述第二纳米线和所述栅极金属之间的第二栅极介质层。
12.根据权利要求11所述的半导体器件，其特征在于，还包括：
基材层，所述基材层包括第一表面和第二表面，所述第一表面上设置有依次排列的多个第一沟槽，所述第二表面上设置有依次排列的多个第二沟槽，每个所述第一沟槽的宽度为A1，15nm≤A1≤30nm，每个所述第二沟槽的宽度为A1，任意相邻的两个所述第一沟槽之间的距离为A2，20nm≤A2≤60nm，任意相邻的两个所述第二沟槽之间的距离为A2；
每个所述第一沟槽对应一条所述第一纳米线，每条所述第一纳米线的至少部分位于对应的所述第一沟槽内，每个所述第二沟槽对应一条所述第二纳米线，每条所述第二纳米线的至少部分位于对应的所述第二沟槽内；
所述至少一条所述第一纳米线的中间部位于所述第一栅极介质层和所述基材层之间，所述第一栅极介质层位于所述基材层和所述栅极金属之间，所述至少一条所述第二纳米线的中间部位于所述第二栅极介质层和所述基材层之间，所述第二栅极介质层位于所述基材层和所述栅极金属之间。
13.根据权利要求12所述的半导体器件，其特征在于，
基材层包括层叠设置的多层所述第一基材层和多层所述第二基材层，任意相邻两层所述第一基材层之间设置有一层所述第二基材层，任意相邻两层所述第二基材层之间设置有一层所述第一基材层；
所述第一表面上的所述第二基材层相对于所述第一基材层向内凹陷，形成所述第一沟槽，所述第二表面上的所述第二基材层相对于所述第一基材层向内凹陷，形成所述第二沟槽。
14.根据权利要求11所述的半导体器件，其特征在于，
所述栅极金属环绕包覆所述至少一条所述第一纳米线的中间部，所述第一栅极介质层位于所述至少一条所述第一纳米线和所述栅极金属之间，所述栅极金属环绕包覆所述至少一条所述第二纳米线的中间部，所述第二栅极介质层位于所述至少一条所述第二纳米线和所述栅极金属之间。
15.根据权利要求8所述的半导体器件，其特征在于，
所述多条第一纳米线和所述多条第二纳米线一一对应，每条所述第一纳米线连接于对应的所述第二纳米线。
16.根据权利要求15所述的半导体器件，其特征在于，还包括：
第一电极，连接于至少一条所述第一纳米线远离所述第二纳米线的端部；
第二电极，连接于所述至少一条所述第二纳米线远离所述一纳米线的端部。
17.根据权利要求15所述的半导体器件，其特征在于，
至少一条所述第一纳米线和对应连接的所述第二纳米线之间形成PN结，每条所述第一纳米线包括两个端部和位于所述两个端部之间的中间部，每条所述第二纳米线包括两个端部和位于所述两个端部之间的中间部，所述半导体器件还包括：
第一电极，连接于所述至少一条所述第一纳米线和对应连接的所述第二纳米线之间的PN结；
第二电极，连接于所述至少一条所述第一纳米线远离所述第二纳米线的端部；
第三电极，连接于所述至少一条所述第二纳米线远离所述一纳米线的端部；
覆盖所述至少一条所述第一纳米线的中间部以及覆盖所述至少一条所述第二纳米线的中间部的栅极金属；
位于所述至少一条所述第一纳米线和所述栅极金属之间的第一栅极介质层，位于所述至少一条所述第二纳米线和所述栅极金属之间的第二栅极介质层。
18.一种电子装置，其特征在于，包括如权利要求8至17中任意一项所述的半导体器件。
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XIAOXIANG WU ET AL.: "3D Sidewall Integration of Ultrahigh-Density Silicon Nanowires for Stacked Channel Electronics", 《ADV. ELECTRON. MATER.》 *

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CN114256325B (zh) 2022-11-04

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