CN102593118A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法。按照实施例的半导体器件包括：衬底；在衬底上形成并具有应变的第一半导体层；在第一半导体层上相互隔开一定距离形成并且晶格常数不同于第一半导体层的晶格常数的第二和第三半导体层；在第一半导体层的第一部分上形成的栅极绝缘膜，所述第一部分位于第二半导体层和第三半导体层之间；以及在栅极绝缘膜上形成的栅电极。第二半导体层的外表面区和第一半导体层的第二部分的外表面区中的至少一个是第一硅化物区，以及第三半导体层的外表面区和第一半导体层的第三部分的外表面区中的至少一个是第二硅化物区，所述第二部分和第三部分分别直接位于第二半导体层和第三半导体层下面。

Description

半导体器件及其制造方法
技术领域
这里说明的实施例一般涉及包括应变半导体层的半导体器件，和制造所述半导体器件的方法。
背景技术
随着LSI技术的发展，Si-LSI半导体器件，尤其是Si-MOSFET正在一年一年地变得越来越复杂。然而近年来，从工艺技术的观点指出了光刻技术的限制，同时从器件物理学的观点指出了载流子迁移率的限制。按照这种趋势，制造更复杂的Si-LSI半导体器件正在变得更加困难。
最近，作为提高电子迁移率的方法，一种对活性层施加“应变”以形成器件的方法得到了关注，电子迁移率是Si-MOSFET的性能改善的指标之一。当对活性层施加应变时，活性层的带结构发生变化，并且沟道中的载流子散射受到限制。因而，提高了载流子(电子和空穴)的迁移率。具体地说，在Si衬底上形成由晶格常数大于Si的晶格常数的材料构成的混合晶体层，或者Ge浓度为20％的应变弛豫SiGe混合晶体层(下面被简称为SiGe层)，然后在SiGe层上形成Si层。源于晶格常数的差异的应变被施加到Si层上，从而使Si层变成应变Si层。据报道，当使用这种应变Si层作为沟道时，电子迁移率大大提高，并且变成使用非应变Si层作为沟道的情况的约1.76倍。
另外，作为在绝缘体上半导体(SOI)结构上形成应变Si层的方法，已知一种在形成于Si衬底上的埋氧(BOX，buried oxide)层上的SiGe层上形成应变Si层的方法。在这种结构中，MOSFET的短沟道效应(SCE，short channel effect)受到抑制，从而实现复杂的半导体器件。
为了在进一步小型化的同时实现更复杂的半导体器件，更先进的应变控制技术是必不可少的。
然而，在随着器件性能的提高尺寸变得更小，并且其中很可能使用上述应变半导体器件的“hp45代”及以后的半导体器件中，沟道中载流子移动方向上的栅极长度Lg被认为是50nm或更小。在这种情况下，随着集成度的增大，在器件的形成过程中，形成源极/漏极区和栅极区的所谓活性层的尺寸变得更小。所述活性层是通过从上述整体应变衬底中切掉台面而形成的。因此，取决于图案尺寸、形状、厚度、衬底相关性等等，活性层中的应变会被弛豫，并且应当需要系统考量。
发生应变弛豫的主要原因是在应变层形成引起应变弛豫的自由边。显然在小于源自自由端的弛豫能够到达的数百纳米的应变层中，弛豫变得有影响。因此，如上所述，为了在下一代和后代器件中形成亚微米级的应变器件，必然要利用控制技术来抑制应变弛豫。为了在最新的MOSFET中使用应变沟道，如何控制活性层中的应变是至关重要的。鉴于此，提出了具有预先在应变半导体层中形成的应变控制层的半导体器件，以抑制应变弛豫。
同时，器件小型化未表现出任何减缓的迹象，而是不断追求进一步的小型化。随同小型化一起，栅极结构两端的源极/漏极区变得越来越小。因此，不可避免的是上述应变控制层也变得越来越小。为了在应对器件尺寸缩小的同时保持沟道中的应变，增大每个应变控制层的厚度是现实的。
然而，如果形成厚度过大的控制层，那么在源极/漏极中产生高电阻，所述高电阻不仅会抵消由应变施加带来的器件特性的改进，而且会导致许多负面因素，比如器件操作间的变化。因此，需要采取一些措施来对抗这些负面因素。
发明内容
根据一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成并具有应变的第一半导体层；在第一半导体层上相互隔开一定距离形成并且晶格常数不同于第一半导体层的晶格常数的第二和第三半导体层；在第一半导体层的第一部分上形成的栅极绝缘膜，所述第一部分位于第二半导体层和第三半导体层之间；以及在栅极绝缘膜上形成的栅电极，其中，第二半导体层的外表面区和第一半导体层的第二部分的外表面区中的至少一个是第一硅化物区，所述第二部分直接位于第二半导体层下面，以及第三半导体层的外表面区和第一半导体层的第三部分的外表面区中的至少一个是第二硅化物区，所述第三部分直接位于第三半导体层下面。
根据另一个方面，提供了一种制造半导体器件的方法，包含：在衬底上形成第一半导体层；在第一半导体层上形成第二半导体层，第二半导体层具有与第一半导体层的晶格常数不同的晶格常数；对第二半导体层和第一半导体层进行图案化，并通过所述图案化，把第二半导体层分割成相互隔开一定距离的第一和第二半导体区；在第一半导体层的第一部分上形成栅极绝缘膜，所述第一部分位于第一半导体区和第二半导体区之间；在栅极绝缘膜上形成栅电极；通过把杂质至少注入第一和第二半导体区中，形成源极区和漏极区；以及至少硅化第一和第二半导体区的外表面区或者第一半导体层的第二部分的外表面区，所述第二部分直接位于第一和第二半导体区下面。
根据再一个方面，提供了一种制造半导体器件的方法，包含：在衬底上形成第一半导体层；有选择地在第一半导体层的预定栅极形成区上形成保护膜；在第一半导体层的一部分上形成第二半导体层，该部分位于其中形成保护膜的区域之外，第二半导体层具有与第一半导体层的晶格常数不同的晶格常数；对保护膜、第二半导体层和第一半导体层进行图案化；通过把杂质至少引入第二半导体层中，形成源极区和漏极区；硅化第二半导体层的外表面区和第一半导体层的外表面区中的至少一个；除去保护膜；在第一半导体的已被除去保护膜的区域上形成栅极绝缘膜；和在栅极绝缘膜上形成栅电极。
附图说明
图1(a)和1(b)是示出应变结构的结构的截面图；
图2是说明关于小型化应变器件的问题的截面图；
图3是按照一个实施例的半导体器件的截面图；
图4A是按照第一实施例的半导体器件的截面图；
图4B是按照第一实施例的变形例的半导体器件的截面图；
图5是按照第一实施例的半导体器件的截面图；
图6是示出可用作应变半导体层和应变控制层的材料以及所述材料的热膨胀系数的表格；
图7是说明按照第一实施例的半导体器件的效果的截面图；
图8(a)-8(f)是图解说明制造按照第一实施例的半导体器件的方法的具体例子的截面图；
图9是按照第二实施例的半导体器件的立体图；
图10是图解说明制造按照第二实施例的半导体器件的方法的立体图；
图11(a)和11(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；
图12(a)和12(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；
图13(a)和13(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；
图14(a)和14(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；
图15(a)和15(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；
图16是图解说明制造按照第二实施例的半导体器件的方法的立体图；
图17(a)和17(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图；以及
图18(a)和18(b)是图解说明制造按照第二实施例的半导体器件的方法的截面图。
具体实施方式
按照实施例的半导体器件包括：衬底；在衬底上形成的具有应变的第一半导体层；在第一半导体层上相互隔开一定距离形成，并且晶格常数不同于第一半导体层的晶格常数的第二和第三半导体层；在第一半导体层的第一部分上形成的栅极绝缘膜，所述第一部分位于第二半导体层和第三半导体层之间；以及在栅极绝缘膜上形成的栅电极。第二半导体层的外表面区和/或第一半导体层的第二部分的外表面区是第一硅化物区，所述第二部分直接位于第二半导体层下面，第三半导体层的外表面区和/或第一半导体层的第三部分的外表面区是第二硅化物区，所述第三部分直接位于第三半导体层下面。
在说明各个实施例之前，下面将说明实现本发明的事件的经过。
图1(a)和1(b)是图解说明在具有应变控制层的应变器件中形成源极/漏极区的方法的示意图。如图1(a)中所示，在所述应变器件中，在Si衬底1上形成埋氧层(BOX层)2，在埋氧层2上以台面形状形成应变半导体层3。在应变半导体层3上形成栅极绝缘膜4，在栅极绝缘膜4上形成由多晶硅构成的栅电极5。在栅电极5的侧面形成由绝缘材料构成的栅极侧壁6。在位于栅电极5两侧的应变半导体层3的部分上形成控制应变半导体层3保持应变的应变控制层8，应变控制层8将成为源极/漏极区。在形成应变控制层8之后，在栅电极5和栅极侧壁6充当掩模的情况下，以自对准方式注入杂质离子。结果，在应变控制层8和部分半导体层3中形成高浓度杂质层，从而所述高浓度杂质层变成源极/漏极区9。此时，杂质离子还被注入栅电极5中。
这里，发明人打算实验性地制造具有50nm或更小栅极长度和500nm或更小器件尺寸的60nm或后代MOSFET。在这种情况下，通过考虑到栅极的物理长度、栅极侧壁的尺寸、光刻变异等而计算的栅极区的宽度约为100nm或更小。因此，在栅极两端的每个源极/漏极区的尺寸小至约200nm或更小。当在这样的区域中形成用于保持应变的应变控制层时，必须充分注意抑制应变半导体层中的应变弛豫。例如，必须在减小器件尺寸的同时增大每个应变控制层的厚度。图2中示出了这种结构的一个典型例子。在图2中，应变半导体层3的宽度小于图1(b)中的相应宽度。因而，将成为源极/漏极区的应变控制层8的宽度也变得较小，应变控制层8的高度变得更大，以保持应变。因此，源极/漏极区9下面的无活性区是通过与图1(b)中图解说明的情况相同的离子注入形成的，杂质不会到达应变半导体层3和部分应变控制层8，因为离子注入的分布相同。结果，存在不能使源极/漏极中的电阻较小的可能性。为了避免这种问题，使要通过离子注入引入的杂质的深度分布在深度方向上更大。由于栅电极5的高度与图1(b)中图解说明的情况中相同，因此注入栅电极5的杂质离子可能穿过栅电极5到达沟道区。这大大影响器件特性，导致直接位于栅电极5下面的栅极绝缘膜4的绝缘性降低，或者栅极泄漏增大、沟道特性的退化或者迁移率的降低、或者晶体管特性的陡度的降低。
鉴于上面所述，发明人认为在预先在应变衬底上形成应变控制层之后形成具有应变沟道的应变器件的过程中，通过结合两种技术的进一步应变施加在改善器件特性方面是重要的。通过提供归因于器件尺寸的小型化源自应变控制层的器件特性退化的对策，并采用加工应变技术，可实现进一步的应变施加。换句话说，发明人认为通过在器件生产之前在衬底上增加应变控制层，同时采用加工应变技术，从而形成使这两种技术的应变施加效果相结合的器件，能够获得一种半导体器件及其制造方法，利用所述方法，能够抑制应变弛豫，同时在源极/漏极区中避免高电阻。
下面参考图3，简要说明这一方面。通过强化研究，发明人认为代替利用杂质离子注入来形成源极/漏极区，可通过对应变控制层8和应变半导体层3的直接位于应变控制层8下面的区域进行集体硅化，来形成硅化应变控制层8a和硅化应变半导体层3a。通过这种硅化，即使在较窄的区域中，也能够预期与通过杂质离子注入获得的电阻相比低10倍以上的电阻。因而，放宽了对应变控制层的厚度的限制。在更小的器件中，能够抑制应变弛豫，并且能够避免源极/漏极区中的高电阻。按照这种方式，能够获得高性能的应变器件。
在一个实施例中，同时对源极/漏极区中的由例如Si构成的应变半导体层3和用不同于应变半导体层3的材料(比如SiGe)构成的应变控制层8进行硅化。按照这种方式，如图3中所示形式，形成由例如NiSi构成的应变半导体层3a和由例如NiSiGe构成的应变控制层8a。通常，通过在数百摄氏度的高温下引起半导体层和金属之间的反应来执行所述硅化。发明人关注多层的同时硅化。在使堆叠的多层在高温下同时被硅化，随后在包括不同材料的叠层结构中被冷却的情况下，在高温下形成的两个硅化层之间，引起与所述两层之间的热膨胀系数之差相应的应变。发明人发现，通过控制由两个硅化层之间的热膨胀系数之差引起的应变的方向，能够对沟道区施加期望的应变。结果，在避免源极/漏极区中的高电阻的同时，不仅能够保持应变半导体层中的应变，而且能够施加进一步的应变。
下面参考附图，详细说明各个实施例。
(第一实施例)
现在参考图4A-5，说明按照第一实施例的半导体器件。第一实施例的半导体器件是MOSFET。图4A中示出了MOSFET的沟道区的栅极长度方向(Lg方向)上的截面。图5中示出了MOSFET的源极区或漏极区的栅极宽度方向(Wg方向)上的横截面。图4A是沿着图5的剖面线A-A截取的截面图。图5是沿着图4A的剖面线B-B截取的截面图。
如图4A中所示，在第一实施例的半导体器件中，在Si衬底1上形成埋氧层(BOX层)2，在埋氧层2上以台面形状形成含Si应变半导体层(第一半导体层)3。与Si衬底1的顶面平行的应变半导体层3的平面形状的大小(直径)，或者所述平面形状的圆周上的两点之间的最大距离为1μm或更小。如果所述平面形状是矩形，那么上述尺寸是对角线的长度。如果所述平面形状是椭圆形，那么上述尺寸是长轴的长度。在应变半导体层3上形成栅极绝缘膜4，在栅极绝缘膜4上形成例如由多晶硅构成的栅电极5。在栅电极5的两侧形成由绝缘材料构成的栅极侧壁6。在应变半导体层3的位于栅电极5两侧的各个部分上，形成控制应变半导体层3以保持应变半导体层3中的应变的含Si应变控制层(第二和第三半导体层)8。应变控制层8具有与应变半导体层3不同的晶格常数。应变控制层8和半导体层3的直接位于应变控制层8下面的各个部分充当源极/漏极区。在源极/漏极区中，应变半导体层3和应变控制层8的相应外表面区被硅化，从而形成硅化应变半导体层3a和硅化应变控制层8a。在本实施例中，应变Si层被用作应变半导体层3，以及应变SiGe层被用作应变控制层8。Ni被用作硅化中的金属。因而，硅化应变半导体层3a是NiSi层，以及硅化应变控制层8a是NiSiGe层。在图4A中，在位于栅电极5两侧的栅极侧壁6和硅化应变控制层8a之间存在距离，并且一部分应变半导体层3在之间被硅化。为了进一步使设备小型化，需要使所述距离变短。在这种情况下，可在硅化处理之前的处理中，使栅极侧壁6接触应变半导体层3，如图4B中所示。这样做时，在使Ni扩散到与侧壁6接触的应变半导体层3中的同时，进行硅化。可以调整栅极侧壁6的高度，使得硅化物层8a能够到达一部分应变半导体层3。
在这个实施例中，源极/漏极区中的应变控制层8和应变半导体层3的直接位于应变控制层8下面的各个部分的外表面区被硅化。外表面区变成硅化应变控制层8a和硅化应变半导体层3a，而内部部分仍然是应变控制层8和应变半导体层3。在本实施例的变形例中，内部部分也可形成硅化应变控制层8a和硅化应变半导体层3a，如图3中所示。在本实施例和所述变形例中，应变半导体层3的直接位于栅电极5下面并且将充当沟道的部分不被硅化。
在本实施例的半导体器件的形成过程中，可以使用具有预先在应变半导体层3上形成的应变控制层8的衬底，或者可在制造器件之前，在应变半导体层3上直接形成应变控制层8。当在上面形成有应变半导体层3的衬底1上形成应变控制层8时，可利用诸如分子束外延(MBE)、化学气相沉积(CVD)、溅射法、液相生长法、或印刷技术之类的技术，来形成应变控制层8。在用CVD形成应变控制层8的情况下，预先用稀释的HF溶液等除去应变半导体层3的表面上的自然氧化物膜。之后，引入加热到室温或者加热到介于室温和约1000℃之间的温度的气体，比如SiH4气体、Si2H6气体、二氯甲硅烷气体、三氯硅烷气体、GeH4气体、或Ge2H6气体，从而形成应变控制层8。在本实施例中，例如，应变Si层3中的应变是约2％的拉伸应变。在应变Si层3上形成的SiGe应变控制层8中的Ge组成比为50(原子)％。因此，以好像具有与下层相同的晶格常数的弛豫SiGe层的形式来形成SiGe应变控制层8。在这种结构中，可以使用具有在应变Si层3上形成的SiGe应变控制层8的衬底，只要所述衬底是通过利用SiO2埋氧层2的顶面、内部部分和底面作为结合面的结合方法形成的。
在上面说明的例子中，应变Si层3将充当沟道层。然而，在代替应变Si层3，形成应变SiGe层作为应变半导体层的情况下，例如，准备包含Si衬底、绝缘层和Si层的SOI衬底。通过使用Si原料气和Ge原料气，一般在加热到550℃的SOI衬底上形成SiGe层。生长温度可从室温变化到1000℃。随后一般通过Ge冷凝法在氧气气氛中进行氧化，以形成SiGe层(例如，参见T，Tezuka，等人，IEDM Tech.Dig.，946(2001))。按照这种方式，可形成包括Si衬底、绝缘层和应变SiGe层的SGOI衬底。可按照如上所述的相同方式，在应变SiGe层上形成作为应变控制层的应变Si层。
代替具有上述SOI结构的衬底，可在体Si衬底上形成厚的应变弛豫SiGe缓冲层，并且可在缓冲层上形成应变Si层。按照这种方式，也能够获得与本实施例相同的效果。
如图4A-5中所示，在如上所述形成的衬底上形成硅化物层。在本实施例中，通过溅射技术形成Ni层。除了溅射技术之外，可通过化学气相沉积(CVD)、外延法等形成Ni层。通过调整要形成的硅化物来控制待沉积的Ni的厚度。待沉积的Ni的厚度一般在1-100nm范围内，优选在5-50nm范围内。在Ni沉积层的膜形成之后，在氮气气氛中进行350℃热处理，以引起Si和Ni之间的反应。随后利用过氧化氢溶液和硫酸的混合物来除去反应中未用到的多余Ni。最后，在氮气气氛中进行450℃热处理，以形成NiSi层3a和NiSiGe层8a，如图4A-5中所示。应注意，可在900℃或更低进行氮气、氩气、氢气或真空气氛中的硅化。
根据附图，显然通过上述过程形成的结构是通过形成由等同于沟道的应变半导体层3和置于应变半导体层3上的应变控制层8组成的叠层结构的硅化处理形成的结构。因此，在硅化之后形成的硅化物中，组成比对应于初始的应变半导体层3与应变控制层8的组成比。结果，形成叠层结构的硅化结构。发明人关注利用硅化处理形成的叠层结构的硅化结构。
下面，以由形成台面的应变Si层3和形成于应变Si层3上的应变控制层8组成的叠层结构为例，说明通过如上所述获得的叠层结构的硅化形成的应变诱导机制。
图6示出应变半导体层和应变控制层的相应材料和相应热膨胀系数。这里应注意，热膨胀系数随着材料和组成比而变化。本实施例中作为例子选取的NiSi和NiSiGe的热膨胀系数随Ge浓度而变化。特别地，具有高Ge浓度的NiSiGe的热膨胀系数大于NiSi的热膨胀系数。例如在500℃的高温下同时处理具有不同热膨胀系数的这两种材料，然后冷却到室温，如上所述。按照这种方式，可在两层之间引起归因于热膨胀系数的差异的应变。在本实施例中，作为上层的NiSiGe层8a的热膨胀系数大于作为下层的NiSi层3a的热膨胀系数，而通过冷却，使之变得小于NiSi层3a的热膨胀系数。结果，对作为下层的NiSi层3a施加压缩应变。图7中图解说明了这种情况。
从图6可看出，随着Ge浓度变大，NiSiGe的热膨胀系数变得大于NiSi的热膨胀系数。这是源自晶体结构和构成所述材料的元素特有的特定性质的物理性质。因而，在本实施例中，通过利用具有高Ge浓度的NiSiGe作为应变控制层，可以使要施加于NiSi层的压缩应变更大，并且能够改善MOSFET的特性。在Ge浓度为50(原子)％或更高的情况下，能够实现更大的效果。发明人首次发现了这个事实。
结果，如图7中所示，来自任意一侧的硅化双层结构的拉伸应变被施加于将成为由硅化双层结构夹着的沟道的硅化半导体层3，从而施加比初始在应变半导体层3中引起的拉伸应变更大的应变。
在上面的说明中，应变Si层被用作应变半导体层3，SiGe层被用作应变控制层8。然而，在应变SiGe层被用作应变半导体层3，而应变Si层被用作应变控制层8的情况下，对应变半导体层3施加压缩应变，并且通过硅化，施加更大的压缩应变。
在应变控制层8由不含Ge的材料构成的情况下，应变控制层8和应变半导体层3的热膨胀系数最好彼此相差3％或更多。
通过在包括应变控制层8的源极/漏极区中引入硅化处理，由于硅化双层结构，通过硅化处理引起的应变被有选择地施加于在应变半导体层3中间的沟道。结果，沟道中的应变变大。即，具有上述结构的MOSFET可以是由于与无硅化结构的MOSFET相比，源极/漏极区中的应变增加和较低电阻而具有较高迁移率的高性能MOSFET。
在第一实施例中，Si包含在应变半导体层3和应变控制层8中。然而，即使在Si至少包含在应变半导体层3或应变控制层8中的情况下，也能够实现相同的效果。在Si包含在应变半导体层3或应变控制层8中的情况下，含Si层的至少外表面区被硅化。这同样适用于后面说明的第二实施例。
另外，在第一实施例的半导体器件中，使用基于Si的衬底。然而，即使使用某种其它衬底，也能够获得相同的效果。例如，可以使用含IV族元素(C，Si，Ge，Sn和Pb)和III-V族元素(B，Al，Ga，In，Ti，N，P，As，Sb和Bi)中的至少一种元素的衬底。即，除了Si，还可以使用由BN，SiGe，Ge，SiC，GaAs，GaP，GaN，InN，InP，InGaP，InAs，InGaAl，InGaAlAs，InSb或TiN等构成的衬底。
同时，作为应变半导体层3和应变控制层8，可以使用由IV族元素(C，Si，Ge，In和Ti)和III-V族元素(B，Al，Ga，In，Ti，N，P，As，Sb和Bi)中的一个元素或一些元素的组合构成的半导体。除了Si，还可优选使用由SiGe，Ge，SiC，GaAs，GaP，GaN，InP，InGaP，InAs，InGaAl，InGaAlAs，InSb或InSe等构成的半导体层。
如上所述，在第一实施例中，在半导体层上形成用于保持将成为形成于衬底上的器件的活性层的半导体中的最大可能应变的应变控制层，使得能够抑制活性层中的应变弛豫，并且能够增大当部分应变控制层被硅化时引起的应变。因而，第一实施例能够防止归因于应变弛豫的器件特性的退化。第一实施例还可抑制源极/漏极区因小型化而具有较高的电阻，并依靠对器件的沟道区有选择地增加应变来改善器件特性。
(制造方法)
现在参见图8(a)-8(e)，说明制造按照第一实施例的半导体器件的方法的具体例子。
通常，在形成栅极结构之后，通常进行诸如硅化之类的加热处理。然而，在使用高介电常数薄膜作为栅极绝缘膜，或者使用极薄栅极绝缘膜的情况下，归因于通过高温处理的源极/漏极的活化，栅极绝缘膜显著退化。因此，首先在栅极部分中形成虚拟栅极。
首先，准备在其顶面上形成有埋氧层2的Si衬底1。在埋氧层2上形成作为应变半导体层的Si层3。随后在Si层3上形成由绝缘材料构成的虚拟栅极20(图8(a))。
随后，如图8(b)中所示，作为Si层3上的应变控制层，有选择地生长SiGe层8。在SiGe层8的生长过程中，最好在处理条件下，不在虚拟栅极20上实际形成SiGe层8，因此，最好使用CVD。然而，代替CVD，可以使用能够在稍后阶段除去虚拟栅极20的处理，从而，在这种情况下，可在虚拟栅极20上生长SiGe层8。在通过CVD生长SiGe层8的情况下，例如，预先用稀释的HF溶液等，除去应变半导体层3的表面上的自然氧化物层。之后，把加热到室温，或者加热到介于室温和约1000℃之间的温度的气体，比如SiH4气体，Si2H6气体，二氯甲硅烷气体，三氯硅烷气体，GeH4气体，或Ge2H6气体引到该表面，以生长SiGe。当在Si层3上生长SiGe层8时，由于晶格常数的差异，使SiGe层8生长为应变SiGe层8。在生长SiGe层8之后，进行对SiGe层8的杂质离子注入，从而形成将成为源极/漏极区的杂质层。此时，杂质可被注入Si层3的直接位于SiGe层8下面的各个部分中。在离子注入之后，进行退火，以活化杂质层。为了抑制短沟道效应，可以使用轻微掺杂漏极(LDD，lightly doped drain)结构、延展结构或者HALO结构作为杂质层。在生长SiGe层8之后，在离子注入之前或之后，对SiGe层8和Si层3进行图案化。按照这种方式，形成MOSFET的形状(未示出)。通过图案化，Si层3和SiGe层8具有台面形状。
随后在整个表面上沉积Ni，以用Ni覆盖SiGe层8的外表面区和Si层3的暴露的外表面区。在Ni沉积中，通常使用溅射技术，但可以改为使用CVD或溶液生长技术。之后，在氮气气氛中进行硅化热处理。代替氮气气氛，可在真空、大气、氩气气氛、或者氢气气氛中进行硅化处理。在200℃-900℃的温度进行热处理。由于硅化物的结晶相随温度变化，因此需要按照半导体器件的特性来选择热处理温度。在低温下，最好在350℃-500℃的温度进行热处理。通过这种热处理，SiGe层8的外表面区和Si层3的暴露的外表面区中的Si与Ni反应。结果，在SiGe层8的外表面区中形成SiGeNi层8a，在Si层3的暴露的外表面区中形成NiSi层(未示出)。随后利用过氧化氢溶液和硫酸的混合物，除去未参与反应的多余的Ni。之后，在氮气气氛中进行热处理，从而形成NiSi层(未示出)和NiSiGe层8a，如上所述。
随后，如图8(d)中所示，除去虚拟栅极20。然后在已除去虚拟栅极20的区域中形成栅极绝缘膜4。在栅极绝缘膜4上形成栅电极5(图8(e))。最后，如图8(f)中所示，利用CMP工艺除去部分栅电极5。可以进行CMP工艺，以除去正好在源极和漏极区上的整个栅极电极5。CMP还将除去栅极绝缘膜4或硅化物8的部分。
利用这种制造方法，在较低温度(例如，450℃或更低)完成硅化物形成。因此，可在形成栅极结构之后进行硅化。
另外，利用上述制造方法，应变半导体层3和应变控制层8的相应外表面被硅化。然而，在Si包含在应变半导体层3或应变控制层8中的情况下，含Si层的至少外表面区被硅化。这也适用于制造第二实施例的半导体器件的后述方法。
(第二实施例)
现在参见图9，说明按照第二实施例的半导体器件。第二实施例的半导体器件是MOSFET。图9是MOSFET的立体图。
该MOSFET形成于Si衬底1上，Si衬底1在其顶面上形成有埋氧层2。以台面形状形成将成为沟道和源极/漏极区并具有硅化表面区的应变半导体层3a。与Si衬底1的顶面平行的应变半导体层3a的平面形状的大小(直径)为1μm或更小。半导体层3a包括长而细的沟道以及源极/漏极区，所述源极/漏极区连接到沟道的两侧，并且具有比沟道的平面形状大的平行于埋氧层2的顶面的平面形状。在源极/漏极区上，形成具有硅化表面区的应变控制层8a。即，源极/漏极区都具有由应变半导体层3a和应变控制层8a之一组成的叠层结构。在源极区S和漏极区D之间的沟道的区域中，形成栅极绝缘膜4以覆盖沟道，在栅极绝缘膜4上形成栅电极5。栅电极5在与从源极区S到漏极区D的方向大体垂直的方向上延伸。在本实施例中，硅化应变半导体层3a是应变NiSi层，应变控制层8a是NiSiGe层。应注意NiSiGe层中的Ge浓度最好为50(原子)％或更高。
在具有上述结构的第二实施例的MOSFET中，在源极区S和漏极区D中的硅化应变Si层3a上形成硅化应变控制层8a，以便即使MOSFET被小型化，也保持应变Si层3a中的应变。因而，能够抑制将成为沟道的区域中的应变弛豫。此外，能够增加当应变控制层被硅化时引起的应变。因而，本实施例能够防止由应变弛豫引起的器件特性的退化。本实施例还能够抑制源极/漏极区因小型化而具有较高的电阻，并依靠对器件的沟道区有选择地增加应变来改善器件特性。
(制造方法的第一个具体例子)
现在参见图10-18(b)，说明制造按照第二实施例的半导体器件的方法的第一个具体例子。
首先，如图10中所示，准备在Si衬底1上形成有由SiO2构成的埋氧层2的衬底。在埋氧层2上形成由Si层3和置于Si层3上的SiGe层8组成的叠层膜。Si层3和SiGe层8是用在第一实施例中说明的技术形成的，并使用第一实施例的变形例。当形成叠层膜时，Si层3变成应变Si层(应变半导体层)3，SiGe层8变成应变SiGe层(应变控制层)8。为了形成MOSFET的形状，随后用反应性离子蚀刻(RIE)对SiGe层8和Si层3进行图案化。通过图案化，Si层3具有台面形状。之后，消除在将成为沟道区的那部分Si层3上的那部分SiGe层8。即，SiGe层8保留在将成为源极/漏极区的那部分Si层3上。图11(a)是沿着图10的剖面线A-A获得的这个阶段的半导体器件的A-A截面图。图11(b)是沿着图10的剖面线B-B获得的这个阶段的半导体器件的B-B截面图。即，A-A截面是源极区的截面，B-B横截面是沟道区的截面。
随后，如图12(a)和12(b)中所示，形成栅极绝缘膜4以覆盖沟道区和源极/漏极区。作为栅极绝缘膜4，使用SiO2膜、氮化物膜(比如SiN膜或SiON膜)、或者高介电常数绝缘膜(比如HfO2膜，HfON膜，LaO2膜，GeO2膜，SrO2膜，ZrO2膜，NO膜，或者NO2膜)。另一方面，可以使用包含选自Si，N，Ge，Hf，Zr，La，Pr，Ti和Al中的至少一个元素的氧化物膜。通常，栅极绝缘膜4被设计成物理膜厚约10nm或更小。随后形成栅电极材料膜5以覆盖栅极绝缘膜4(图13(a)和13(b))。作为栅电极材料膜5，可以使用添加有杂质的多晶硅膜，非晶硅膜，添加有杂质的非晶硅膜，或者金属膜(比如TiN膜，Al膜，Cu膜，Au膜，TaN膜)，栅电极材料膜5的膜厚一般为10nm-100nm。图12(a)和13(a)是与沿着图10的剖面线A-A获得的A-A截面图对应的截面图，图12(b)和13(b)是与沿着剖面线B-B获得的B-B截面图对应的截面图。
随后对栅电极材料膜进行图案化以具有栅电极的形状。按照这种方式，形成栅电极5。此时，栅电极5被图案化以覆盖一部分沟道区(图14(a)和14(b))。之后，除去位于未被栅电极5覆盖的沟道区和源极/漏极区上的栅极绝缘膜4的各个部分(图15(a)和15(b))。图16是这个阶段的半导体器件的截面图。应注意图15(a)表示沿着图16的剖面线A-A的A-A截面，图15(b)表示沿着剖面线B-B的B-B截面。随后用掩模覆盖未用栅电极5覆盖的那部分沟道区，并向将成为源极/漏极的区域中注入杂质离子，从而形成杂质层。之后，进行退火以活化杂质层。按照这种方式，形成源极/漏极区。由于应变Si层3和应变控制层8是薄膜，因此杂质离子可首先被注入应变控制层8中。在稍后阶段的活化杂质层的高温处理中，可通过扩散把杂质离子引入应变Si层3中。
随后，在整个表面上沉积Ni膜15(图17(a)和17(b))。在Ni膜15的沉积中，通常使用溅射技术，但可改为使用CVD或溶液生长技术。之后，在氮气气氛中进行硅化热处理。代替氮气气氛，可在真空、大气或氢气气氛中进行硅化处理。在200℃-900℃的温度进行热处理。由于硅化物的结晶相随温度变化，因此需要按照器件的特性来选择热处理温度。在低温下，最好在350℃-500℃的温度进行热处理。通过这种热处理，SiGe层8的外表面区和Si层3的暴露的外表面区中的Si与Ni反应。结果，在SiGe层8的外表面区中形成SiGeNi层8a，在Si层3的暴露的外表面区中形成NiSi层3a。随后利用过氧化氢溶液和硫酸的混合物，除去未参与反应的多余的Ni。之后，在氮气气氛中进行热处理，从而形成NiSi层3a和NiSiGe层8a(图18(a)和18(b))，如上所述。这个阶段的半导体器件示于图9的立体图中。在栅电极5是含Si的半导体层的情况下，在栅电极5的表面上形成硅化物层5a，如图18(b)中所示。由于源极/漏极区的表面被特别硅化，因此能够获得低电阻的接触层。图17(a)和18(a)是与沿着图16的剖面线A-A获得的A-A截面图对应的截面图，图17(b)和18(b)是与沿着剖面线B-B获得的B-B截面图对应的截面图。
随后，沉积层间绝缘膜以覆盖栅电极5和源极/漏极区。在层间绝缘膜中形成通向栅电极5和源极/漏极区的开口，并用金属填充所述开口以形成引出金属电极。按照这种方式，完成MOSFET。
用制造方法的第一个具体例子制造的MOSFET能够实现与第二实施例实现的效果相同的效果。
(制造方法的第二个具体例子)
现在说明制造按照第二实施例的半导体器件的方法的第二个具体例子。该制造方法的第二个具体例子在下述方面不同于该制造方法的第一个具体例子。
在第二个具体例子中，在应变Si层3上形成SiGe层8之前，在应变Si层3的其上将形成栅极的区域上形成保护氧化物膜。随后在源极/漏极区中形成SiGe层8。之后，除去保护氧化物膜。在这方面，第二个具体例子不同于第一个具体例子。
具体地说，在上面形成有埋氧层2的Si衬底1上，形成上面形成有应变Si层3的衬底。有选择地在应变Si层3的其上将形成栅极的区域上，形成由SiO2构成的保护氧化物膜。随后在将成为源极/漏极的区域上形成应变SiGe层8。
随后，借助于掩模(未示出)，对应变SiGe层8和应变Si层3进行图案化，以形成由应变Si层3和应变SiGe层(应变控制层)8组成的叠层结构。之后，除去保护氧化物膜。此时，应变控制层8保留在活性层的将成为源极/漏极的区域中。
随后在已被除去保护氧化物膜并将成为沟道的区域中，形成栅极绝缘膜，并且在栅极绝缘膜上形成栅电极。之后进行的过程与第一个具体例子相同。
用制造方法的第二个具体例子制造的MOSFET也能够实现与用第二实施例实现的相同效果。即，制造方法的第二个具体例子是与在图8(a)-8(e)中图解说明的第一实施例的制造方法相同的制造方法。
此外，在第二个具体例子中，在上面将形成栅极的应变Si层3上形成保护氧化物膜，随后形成应变控制层8。因而，通过形成保护氧化物膜，能够降低在应变控制层8的图案化时损害将成为沟道的应变Si层3的表面从而恶化晶体管特性的可能性。即，在应变控制层8的图案化中，为了完全露出沟道表面，沟道表面的过蚀刻或者去除是不可避免的。为了使过蚀刻降至最小，需要在原子大小的级别进行蚀刻控制操作。例如，在使用RIE对Si进行蚀刻的情况下，蚀刻速率为每秒几纳米，实际上不能避免对沟道表面的过蚀刻。结果，除了对沟道的上述损害之外，还会出现器件缺陷的各种可能原因，比如在端部的场集中或者栅极绝缘膜中的变性。因此，有益的是像制造方法的第二个具体例子中那样，形成保护氧化物膜来抑制器件缺陷原因的出现。
应注意，在第二个具体例子中，在沟道表面上形成的上述保护氧化物膜具有这样的膜厚，使得到形成栅极叠层结构(由栅极绝缘膜和栅电极组成的叠层结构)时，能够通过气相或液相蚀刻来除去所述保护氧化物膜，优选的厚度一般为1-50nm。在制造方法的第二个具体例子中，使用SiO2膜作为保护氧化物膜。然而，实际上可以使用任何其它膜，只要该膜能够在形成栅极叠层结构之前被除去，并且能够抑制对将成为沟道表面的应变Si层3的表面的损害。
如上所述，按照上面的各个实施例，即使器件被小型化，也能够抑制沟道中的应变弛豫。因而，能够实现高性能的半导体器件。另外，在半导体器件中的源极/漏极区中，形成由用不同材料构成的硅化物层组成的叠层结构。因而，能够避免高电阻，同时，能够实现局部应变的另外施加。
虽然说明了一些实施例，但这些例子只是作为例子给出的，并不意图限制本发明的范围。事实上，可用各种其它形式具体体现这里描述的新方法和系统；此外，可以在这里说明的方法和系统的形式方面，做出各种省略、替换和改变，而不脱离本发明的精神。附加的权利要求及其等同物意图覆盖在本发明的范围和精神内的所有这种形式或修改。

Claims (14)

1.一种半导体器件，包括：
衬底；
在衬底上形成并具有应变的第一半导体层；
在第一半导体层上相互隔开一定距离形成并且晶格常数不同于第一半导体层的晶格常数的第二和第三半导体层；
在第一半导体层的第一部分上形成的栅极绝缘膜，所述第一部分位于第二半导体层和第三半导体层之间；以及
在栅极绝缘膜上形成的栅电极，
其中，第二半导体层的外表面区和第一半导体层的第二部分的外表面区中的至少一个是第一硅化物区，所述第二部分直接位于第二半导体层下面，以及第三半导体层的外表面区和第一半导体层的第三部分的外表面区中的至少一个是第二硅化物区，所述第三部分直接位于第三半导体层下面。
2.按照权利要求1所述的半导体器件，其中，第一半导体层以台面形状形成在衬底上。
3.按照权利要求1所述的半导体器件，其中，第二和第三半导体层具有比第一半导体层的热膨胀系数大3％或更多的热膨胀系数。
4.按照权利要求1所述的半导体器件，其中，第一半导体层是应变Si层，以及第二和第三半导体层是SiGe层。
5.按照权利要求1所述的半导体器件，其中，第一半导体层是应变SiGe层，以及第二和第三半导体层是Si层。
6.按照权利要求4所述的半导体器件，其中，所述SiGe层具有其中的Ge浓度为50原子％或更高的组成。
7.按照权利要求1所述的半导体器件，其中，第一半导体层的尺寸在一侧为1μm或更小。
8.按照权利要求1所述的半导体器件，其中，绝缘层形成在第一半导体层和衬底之间。
9.一种制造半导体器件的方法，包含：
在衬底上形成第一半导体层；
在第一半导体层上形成第二半导体层，第二半导体层具有与第一半导体层的晶格常数不同的晶格常数；
对第二半导体层和第一半导体层进行图案化，并通过所述图案化，把第二半导体层分割成相互隔开一定距离的第一和第二半导体区；
在第一半导体层的第一部分上形成栅极绝缘膜，所述第一部分位于第一半导体区和第二半导体区之间；
在栅极绝缘膜上形成栅电极；
通过把杂质至少注入第一和第二半导体区中，形成源极区和漏极区；以及
至少硅化第一和第二半导体区的外表面区或者第一半导体层的第二部分的外表面区，所述第二部分直接位于第一和第二半导体区下面。
10.按照权利要求9所述的方法，其中，第一半导体层是应变Si层，以及第二半导体层是SiGe层。
11.按照权利要求9所述的方法，其中，第一半导体层是应变SiGe层，以及第二半导体层是Si层。
12.一种制造半导体器件的方法，包含：
在衬底上形成第一半导体层；
有选择地在第一半导体层的预定栅极形成区上形成保护膜；
在第一半导体层的一部分上形成第二半导体层，该部分位于其中形成保护膜的区域之外，第二半导体层具有与第一半导体层的晶格常数不同的晶格常数；
对保护膜、第二半导体层和第一半导体层进行图案化；
通过把杂质至少引入第二半导体层中，形成源极区和漏极区；
硅化第二半导体层的外表面区和第一半导体层的外表面区中的至少一个；
除去保护膜；
在第一半导体的已被除去保护膜的区域上形成栅极绝缘膜；和
在栅极绝缘膜上形成栅电极。
13.按照权利要求12所述的方法，其中，第一半导体层是应变Si层，以及第二半导体层是SiGe层。
14.按照权利要求12所述的方法，其中，第一半导体层是应变SiGe层，以及第二半导体层是Si层。
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