KR20120079800A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20120079800A
KR20120079800A KR1020110117356A KR20110117356A KR20120079800A KR 20120079800 A KR20120079800 A KR 20120079800A KR 1020110117356 A KR1020110117356 A KR 1020110117356A KR 20110117356 A KR20110117356 A KR 20110117356A KR 20120079800 A KR20120079800 A KR 20120079800A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
layer
semiconductor
strained
region
Prior art date
Application number
KR1020110117356A
Other languages
English (en)
Other versions
KR101324380B1 (ko
Inventor
고지 우스다
쯔또무 데즈까
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20120079800A publication Critical patent/KR20120079800A/ko
Application granted granted Critical
Publication of KR101324380B1 publication Critical patent/KR101324380B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

실시예에 따른 반도체 장치는, 기판; 기판 상에 형성되고 스트레인을 갖는 제1 반도체층; 제1 반도체층 상에 서로 이격되어 형성되고, 제1 반도체층의 격자 상수와 상이한 격자 상수를 갖는 제2 반도체층 및 제3 반도체층; 제2 반도체층과 제3 반도체층 사이에 위치하는 제1 반도체층의 제1 부분 상에 형성되는 게이트 절연막; 및 게이트 절연막 상에 형성되는 게이트 전극을 포함한다. 제2 반도체층의 외부 표면 영역 및 제1 반도체층의 제2 부분의 외부 표면 영역 중 적어도 한쪽은 제1 실리사이드 영역이고, 제3 반도체층의 외부 표면 영역 및 제1 반도체층의 제3 부분의 외부 표면 영역 중 적어도 한쪽은 제2 실리사이드 영역이고, 제2 부분 및 제3 부분은 각각 제2 반도체층 및 제3 반도체층의 바로 아래 위치한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원의 상호 참조>
본원은 2011년 1월 5일에 출원된 일본 특허 출원 번호 제2011-812에 기초하고, 그로부터 우선권의 이익을 청구하며, 그 전체 내용은 본원에 참조로서 원용된다.
본원에 기재된 실시예들은 일반적으로, 스트레인드(strained) 반도체층을 포함하는 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
Si-LSI 반도체 소자들, 특히, Si-MOSFETs는 LSI 기술이 발전함에 따라 해마다 더욱 정교해 지고 있다. 그러나, 최근, 공정 기술의 관점에서 리소그래피 기술의 한계가 지적되어 왔고, 소자 물리학의 관점에서는 캐리어 이동도의 한계가 지적되어 왔다. 이러한 경향에서, 보다 정교한 Si-LSI 반도체 소자를 제조하는 것은 더 어려워지고 있다.
최근, Si-MOSFETs의 성능 향상의 지표들 중 하나인 전자 이동도 향상의 방법으로서, 소자 형성을 위해 활성층에 "스트레인(strain)"을 인가하는 방법이 주목받고 있다. 활성층에 스트레인을 인가하면, 활성층의 밴드 구조가 변하여, 채널 내의 캐리어 산란(scattering)이 억제된다. 따라서, 캐리어(전자 및 정공)의 이동도가 향상된다. 구체적으로, 예를 들어, Si보다 격자 상수가 큰 재료로 구성되는 혼합 결정층 또는 Ge 농도가 20%인 스트레인-완화(strain-relaxed) SiGe 혼합 결정층(이하, 간단히 SiGe층으로 지칭함)을 Si 기판 상에 형성하고, 그 SiGe층 상에 Si층을 형성한다. Si층에, 격자 상수의 차에 기인하는 스트레인을 인가하여, 그 Si층이 스트레인드 Si층으로 된다. 그러한 스트레인드 Si층을 채널로서 사용하면, 전자 이동도가 크게 향상되어, 무-스트레인드(non-strained) Si층을 채널로서 사용한 경우보다 대략 1.76배 높아진다는 것이 보고되어 있다.
또한, SOI(Semiconductor On Insulator) 구조 상에 스트레인드 Si층을 형성하는 방법으로서, Si 기판 상의 매립 산화(buried oxide, BOX)층 상에 형성되는 SiGe층 상에 스트레인드 Si층을 형성하는 방법이 알려져 있다. 그러한 구조에서는, MOSFET의 단채널 효과(short channel effect, SCE)가 억제되어 정교한 반도체 소자가 실현된다.
미세화의 진보와 함께, 보다 정교한 반도체 소자의 실현을 위해서는 보다 발전된 스트레인 제어 기술이 필수적이다.
그러나, 소자 성능 향상과 함께 사이즈가 작아지고, 상술한 스트레인드 반도체 소자가 사용될 가능성이 높은 "hp45-세대" 이후의 반도체 소자에서는, 채널에 있어서 캐리어 이동 방향의 게이트 길이 Lg가 50nm 이하인 것이 고려된다. 그러한 경우, 소자 형성에 있어서, 소스/드레인 영역 및 게이트 영역을 형성하는, 소위 불리는 활성층의 사이즈는 집적도의 증가에 따라 더 작아진다. 이러한 활성층은 상술한 글로벌 스트레인드 기판으로부터 메사(mesa)를 분리함으로써 형성된다. 따라서, 활성층의 스트레인은 패턴 사이즈, 형상, 두께, 기판 의존성 등에 따라 완화될 수 있고, 체계적인 검토가 필요하다.
스트레인 완화는, 스트레인 완화를 초래하는 스트레인드층(strained layer)의 자유단(free edge)의 형성으로 인해 주로 생긴다. 자유단으로부터의 완화가 미치는 수백 나노미터보다 작은 스트레인드층에서는, 그 완화가 현저해진다는 것이 명백해 진다. 따라서, 상술한 바와 같이, 차세대 이후의 소자에서, 1미크론 미만 단위의 스트레인드 소자를 형성하기 위해서는, 스트레인 완화를 억제하는 제어 기술을 사용하는 것이 불가피하다. 스트레인드 채널을 최첨단 MOSFET에 효과적으로 사용하기 위해서는, 활성층 내의 스트레인을 어떻게 제어하는지가 중요하다. 이러한 관점에서, 스트레인 완화를 억제하기 위해, 스트레인드 반도체층에 미리 스트레인 제어층들이 형성되는 반도체 장치가 제안되어 있다.
한편, 둔화의 징조 없이 소자의 미세화는 나타나고 있어, 초미세화가 진행되고 있다. 게이트 구조의 양단부에 있는 소스/드레인 영역은 미세화와 함께 점점 더 작아지고 있다. 따라서, 상술한 스트레인 제어층들도 점점 더 작아지는 것이 불가피하다. 소자 사이즈의 감소에 대응하면서 채널 내의 스트레인을 유지하기 위해서는, 각각의 스트레인 제어층의 두께를 증가시키는 것이 현실적이다.
그러나, 과도한 두께를 갖는 제어층들이 형성되는 경우, 소스/드레인에는 높은 저항이 발생하고, 그 높은 저항은 스트레인 인가에 의해 이루어진 소자 특성의 향상을 무효화할 뿐만 아니라 소자 동작 간의 격차 등의 다수의 마이너스 요인을 야기시킨다. 따라서, 그들 마이너스 요인에 대한 처리가 필요하다.
실시예에 따른 반도체 장치는, 기판; 기판 상에 형성되고 스트레인을 갖는 제1 반도체층; 제1 반도체층 상에 서로 이격되어 형성되고, 제1 반도체층의 격자 상수와 상이한 격자 상수를 갖는 제2 반도체층 및 제3 반도체층; 제2 반도체층과 제3 반도체층 사이에 위치하는 제1 반도체층의 제1 부분 상에 형성된 게이트 절연막; 및 게이트 절연막 상에 형성된 게이트 전극을 포함한다. 제2 반도체층의 외부 표면 영역 및 제1 반도체층의 제2 부분 - 상기 제2 부분은 제2 반도체층의 바로 아래 위치함 - 의 외부 표면 영역 중 적어도 한쪽은 제1 실리사이드 영역이고, 제3 반도체층의 외부 표면 영역 및 제1 반도체층의 제3 부분 - 상기 제3 부분은 제3 반도체층의 바로 아래 위치함 - 의 외부 표면 영역 중 적어도 한쪽은 제2 실리사이드 영역이다.
도 1의 (a) 및 (b)는 스트레인드 구조의 구조를 도시하는 단면도이다.
도 2는 미세화된 스트레인드 소자가 가진 문제점을 설명하기 위한 단면도이다.
도 3은 실시예에 따른 반도체 장치의 단면도이다.
도 4a는 제1 실시예에 따른 반도체 장치의 단면도이다.
도 4b는 제1 실시예의 변형에 따른 반도체 장치의 단면도이다.
도 5는 제1 실시예에 따른 반도체 장치의 단면도이다.
도 6은 스트레인드 반도체층 및 스트레인 제어층들로서 사용될 수 있는 재료들 및 그 재료들의 열 팽창 계수를 도시하는 표이다.
도 7은 제1 실시예에 따른 반도체 장치의 효과를 설명하는 단면도이다.
도 8의 (a) 내지(f)는 제1 실시예에 따른 반도체 장치의 제조 방법의 구체예를 나타내는 단면도이다.
도 9는 제2 실시예에 따른 반도체 장치의 사시도이다.
도 10은 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도이다.
도 11의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 13의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 14의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 15의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 16은 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 사시도이다.
도 17의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 18의 (a) 및 (b)는 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
실시예들을 설명하기 이전에, 본 발명에 도달한 과정을 이하에 설명한다.
도 1의 (a) 및 (b)는 스트레인 제어층들을 갖는 스트레인드 소자에서 소스/드레인 영역을 형성하는 방법을 나타내는 개략도이다. 도 1의 (a)에 도시한 바와 같이, 이러한 스트레인드 소자에서는, Si 기판(1) 상에 매립 산화층(BOX층)(2)이 형성되고, 그 매립 산화층(2) 상에 스트레인드 반도체층(3)이 메사(mesa-like) 형상으로 형성된다. 스트레인드 반도체층(3) 상에 게이트 절연막(4)이 형성되고, 이 게이트 절연막(4) 상에 예를 들어, 폴리실리콘으로 구성되는 게이트 전극(5)이 형성된다. 게이트 전극(5)의 측부들에는 절연 재료로 구성되는 게이트 측벽들(6)이 형성된다. 게이트 전극(5)의 양측에 위치하는 스트레인드 반도체층(3)의 부분들 상에는, 스트레인을 유지하도록 스트레인드 반도체층(3)을 제어하는 소스/드레인 영역이 되는 스트레인 제어층들(8)이 형성된다. 스트레인 제어층들(8)의 형성 이후에, 게이트 전극(5) 및 게이트 측벽들(6)을 마스크로 하여, 자기 정합 방식으로 불순물 이온을 주입한다. 그 결과, 스트레인 제어층들(8) 및 반도체층(3)의 부분에 고농도 불순불층들이 형성되어, 소스/드레인 영역(9)이 된다. 이때, 게이트 전극(5)에도 불순물 이온이 주입된다.
여기서, 본 발명자는, 60nm 세대 이후의, 게이트 길이가 50nm 이하이고 소자 사이즈가 500nm 이하인 MOSFET를 시험 제작하려 한다. 이 경우, 게이트의 물리적인 길이, 게이트 측벽의 사이즈, 리소그래피 격차 등을 고려하여 산출한 게이트 영역의 폭은 대략 100nm 이하이다. 따라서, 게이트의 양단의 소스/드레인 영역 각각의 사이즈는 대략 200nm 이하만큼 작다. 그러한 영역에 스트레인을 유지하기 위한 스트레인층들을 형성하는 경우, 스트레인드 반도체층의 스트레인 완화 억제에 충분히 주목할 필요가 있다. 예를 들어, 소자 사이즈를 감소시키면서 각각의 스트레인 제어층의 두께를 증가시킬 필요가 있다. 도 2에는 그러한 구조의 전형적인 예가 도시된다. 도 2에서, 스트레인드 반도체층(3)의 폭은 도 1의 (b)에서의 폭보다 작다. 따라서, 소스/드레인 영역이 될 스트레인 제어층들(8)의 폭 또한 작아지고, 스트레인을 유지하기 위해 스트레인 제어층들(8)의 높이가 높아진다. 따라서, 도 1의 (b)에 나타낸 경우와 동일한 이온 주입을 통해 소스/드레인 영역(9) 아래에 비활성 영역이 형성되는데, 이는, 이온 주입의 프로파일이 동일함으로 인해, 스트레인드 반도체층(3) 및 스트레인 제어층(8)의 일부분에 불순물이 도달하지 않기 때문이다. 그 결과, 소스/드레인의 저항이 낮아지지 않을 가능성이 있다. 그러한 문제점을 회피하기 위해, 이온 주입을 통해 도입되는 불순물의 깊이 프로파일을 깊이 방향으로 크게 한다. 게이트 전극(5)의 높이는 도 1의 (b)에 나타낸 경우와 동일하므로, 게이트 전극(5)에 주입된 불순물 이온은 채널 영역에 도달하여, 게이트 전극(5)을 관통할 수 있다. 이것은 게이트 전극(5)의 바로 아래 위치하는 게이트 절연막(4)의 절연 속성의 열화 또는 게이트 누설의 증가, 채널 특성의 열화 또는 이동도의 열화, 또는 트랜지스터 특성의 급준성(steepness)의 열화 등의 소자 특성에 중대한 영향을 미친다.
상술한 관점에서, 본 발명자는, 스트레인드 기판 상에 스트레인 제어층들을 미리 형성한 후에 스트레인드 채널을 갖는 스트레인드 소자를 형성하는 공정에서, 양자의 기술을 결합한 추가 스트레인 인가가 소자 특성 향상에 있어 필수적이었다는 점을 고려했다. 소자 사이즈의 미세화에 따른 스트레인 제어층들에 기인하는 소자 특성 열화에 대한 대응 수단을 제공하고 프로세싱 스트레인 기술을 채용함으로써 추가 스트레인 인가를 행할 수 있다. 즉, 본 발명자는, 양자의 기술을 결합한 스트레인 인가 효과를 갖는 소자를 형성하기 위해서는, 프로세싱 스트레인 기술을 채용하면서 소자 제작 이전의 기판에 스트레인 제어층을 부가함으로써, 소스/드레인 영역에서의 고저항을 회피하면서 스트레인 완화를 억제할 수 있는 반도체 장치 및 그 반도체 장치의 제조 방법을 얻을 수 있다는 점을 고려했다.
이러한 점에 대하여, 도 3을 참조하여 간단히 설명한다. 집중 연구를 통해, 본 발명자는, 불순물 이온 주입에 의한 소스/드레인 영역의 형성 대신에, 스트레인 제어층(8) 및 그 스트레인 제어층(8)의 바로 아래 위치하는 스트레인드 반도체층(3)의 영역들을 일괄적으로 실리사이드화(collective silicidation)함으로써, 실리사이드화된 스트레인 제어층(8a) 및 실리사이드화된 스트레인드 반도체층(3a)이 형성될 수 있다는 점을 고려했다. 이러한 실리사이드화에 의해, 좁은 영역에서도, 불순물 이온 주입을 통해 얻어진 저항보다 10배 이상 낮은 저항을 기대할 수 있고, 불순물 이온 주입에서 고려되어야 하는 깊이 제한이 회피된다. 따라서, 스트레인층의 두께에 대한 제한이 완화된다. 더 미세한 소자에서도, 스트레인 완화가 억제될 수 있고, 소스/드레인 영역의 고저항이 회피될 수 있다. 이러한 방식으로, 고성능 스트레인드 소자를 얻을 수 있다.
실시예에서, 소스/드레인 영역에서, 예를 들어, Si로 구성되는 스트레인드 반도체층(3), 및 SiGe 등의 스트레인드 반도체층(3)과 상이한 재료로 구성되는 스트레인드 반도체층들(8)을 동시에 실리사이드화한다. 이러한 방식으로, 도 3에 도시한 바와 같이 예를 들어, NiSi로 구성되는 스트레인드 반도체층(3a) 및 예를 들어, NiSiGe로 구성되는 스트레인 제어층들(8a)을 형성한다. 통상, 섭씨 수백도의 높은 온도의 반도체층과 금속을 반응시켜 실리사이드화를 행한다. 본 발명자들은 다수층들에 대한 동시 실리사이드화에 주목했다. 상이한 재료를 포함하는 적층 구조에서, 적층층들을 고온에서 동시에 실리사이드화한 후 냉각하는 경우, 고온에서 형성된 두 실리사이드층들 간의 열 팽창 계수의 차에 따른 스트레인이 두 층들 사이에 발생한다. 본 발명자들은, 두 실리사이드층들 간의 열 팽창 계수 차로 인해 생기는 스트레인의 방향을 제어함으로써, 채널 영역에 원하는 스트레인을 인가할 수 있다는 것을 발견했다. 그 결과, 소스/드레인 영역의 고저항을 회피하는 한편, 스트레인드 반도체층에서의 스트레인을 유지할 수 있을 뿐만 아니라 스트레인을 더 인가할 수도 있다.
이하, 첨부하는 도면을 참조하여, 실시예들에 대하여 상세 설명한다.
(제1 실시예)
도 4a 내지 도 5를 참조하여, 제1 실시예에 따른 반도체 장치에 대하여 설명한다. 제1 실시예의 반도체 장치는 MOSFET이다. MOSFET의 채널 영역의 게이트 길이 방향(Lg 방향)의 단면을 도 4a에 도시한다. MOSFET의 소스 영역 또는 드레인 영역의 게이트 폭 방향(Wg 방향)의 단면을 도 5에 도시한다. 도 4a는 도 5의 절단선 A-A를 따라 취해진 단면도이다. 도 5는 도 4a의 절단선 B-B를 따라 취해진 단면도이다.
도 4a에 도시한 바와 같이, 제1 실시예의 반도체 장치에서, Si 기판 상에 매립 산화층(BOX층)(2)이 형성되고, 매립 산화층(2) 상에 Si를 포함하는 스트레인드 반도체층(제1 반도체층)(3)이 메사 형상으로 형성된다. 스트레인드 반도체층(3)의, Si 기판의 상부면에 평행한 평면 형상의 사이즈(지름) 또는 평면 형상의 원주 상의 두 지점 간의 최대 거리는 1㎛ 이하이다. 평면 형상이 직사각형 형상이면, 상기 사이즈는 대각선의 길이이다. 평면 형상이 타원 형상이면, 상기 사이즈는 장축의 길이이다. 스트레인드 반도체층(3) 상에 게이트 절연막(4)이 형성되고, 게이트 절연막(4) 상에 예를 들어, 폴리실리콘으로 구성되는 게이트 전극(5)이 형성된다. 게이트 전극(5)의 측부들에 절연 재료로 구성되는 게이트 측벽들(6)이 형성된다. 스트레인드 반도체층(3)에서, 스트레인을 유지하기 위해 스트레인드 반도체층(3)을 제어하는, Si를 포함하는 스트레인 제어층들(제2 반도체층 및 제3 반도체층)(8)이 게이트 전극(5)의 양측에 위치하는 스트레인드 반도체층(3)의 부분들 상에 형성된다. 스트레인 제어층들(8)은 스트레인드 반도체층(3)과 상이한 격자 상수를 갖는다. 스트레인 제어층들(8) 및 그 스트레인 제어층들(8)의 바로 아래 위치하는 반도체층(3)의 부분들은 소스/드레인 영역으로서 기능한다. 소스/드레인 영역에서, 스트레인드 반도체층(3) 및 스트레인 제어층들(8)의 각각의 외부 표면 영역들이 실리사이드화되어, 실리사이드화 스트레인드 반도체층(3a) 및 실리사이드화 스트레인 제어층들(8a)이 형성된다. 이러한 실시예에서, 스트레인드 반도체층(3)으로서 스트레인드 Si층이 사용되고, 스트레인드 제어층들(8)로서 스트레인드 SiGe층들이 사용된다. 실리사이드화의 금속으로서 Ni이 사용된다. 따라서, 실리사이드화 스트레인드 반도체층(3a)는 NiSi층이고, 실리사이드화 스트레인 제어층들(8a)는 NiSiGe층들이다. 도 4a에서, 게이트 전극(5)의 양측 상의 게이트 측벽(6)과 실리사이드화 스트레인 제어층(8a) 간에는 거리가 있고, 이러한 게이트 측벽과 실리사이드화 스트레인 제어층 사이에서는 스트레인드 반도체층(3)의 부분이 실리사이드화된다. 소자를 더 미세화하기 위해서는, 그 거리를 더 단축할 필요가 있다. 그 경우, 도 4b에 도시한 바와 같이, 실리사이드화 공정 이전 공정에서, 게이트 측벽들(6)이 스트레인드 반도체층(3)과 접촉될 수도 있다. 그렇게 하면, 측벽들(6)과 접속되어 있는 스트레인드 반도체층(3) 안으로 Ni이 확산하면서 실리사이드화가 진행된다. 게이트 측벽들(6)의 높이를 조정하면, 실리사이드층들(8a)이 스트레인드 반도체층(3)의 일부분에 도달할 수 있다.
이러한 실시예에서, 소스/드레인 영역에서, 스트레인 제어층들(8)의 외부 표면 영역들 및 스트레인 제어층들(8)의 바로 아래 위치하는 스트레인드 반도체층(3)의 부분들이 실리사이드화된다. 외부 표면 영역들은 실리사이드화 스트레인 제어층들(8a) 및 실리사이드화 스트레인드 반도체층(3a)이 되고, 내부 부분들에는 스트레인 제어층들(8) 및 스트레인드 반도체층(3)이 남아있다. 이러한 실시예의 변형에서, 도 3에 도시한 바와 같이, 내부 부분들은 또한, 실리사이드 스트레인 제어층들(8a) 및 실리사이드 스트레인드 반도체층(3a)를 형성할 수도 있다. 이러한 실시예 및 변형에서, 게이트 전극(5)의 바로 아래 위치하고 채널로서 기능하는 스트레인드 반도체층(3)의 부분은 실리사이드화되지 않는다.
이러한 실시예의 반도체 장치의 형성에서, 스트레인드 반도체층(3) 상에 스트레인 제어층들(8)이 미리 형성된 기판을 사용해도 좋고 또는 소자를 제작하기 전에 스트레인드 반도체층(3) 상에 스트레인 제어층들(8)을 바로 형성해도 좋다. 스트레인드 반도체층(3)이 형성되어 있는 기판(1) 위에 스트레인 제어층들(8)을 형성하는 경우, 분자선 에피택시(Molecular Beam Epitaxy, MBE), 화학 기상 증착(CVD), 스퍼터링법, 액상 성장법 또는 프린팅 기술 등의 기술로 스트레인 제어층들(8)을 형성할 수 있다. 스트레인 제어층들(8)을 CVD로 형성하는 경우, 스트레인드 반도체층(3)의 표면 상의 자연 산화층을 희석된 HF 용액 등으로 미리 제거한다. 그 후, 상온 또는 상온과 대략 1000℃ 사이의 온도까지 가열(heat)된, SiH4 가스, Si2H6, 가스, 디클로로실란(dichlorosilane) 가스, 트리클로로실란(trichlorosilane) 가스, GeH4 가스 또는 Ge2H6 가스 등의 가스를 도입하여 스트레인 제어층들(8)을 형성한다. 이러한 실시예에서, 예를 들어, 스트레인드 Si층(3)에서의 스트레인은 대략 2%의 인장(tensile) 스트레인이다. 스트레인드 Si층(3) 상에 형성된 SiGe 스트레인 제어층들(8)에서의 Ge 조성비는 50 원자%이다. 따라서, SiGe 스트레인 제어층들(8)은, 마치 격자 상수가 하층과 동일한 완화된 SiGe층들로서 형성된다. 이러한 구조에서는, SiO2 매립 산화층(2)의 상부면, 내부 부분 또는 하부면을 접합면으로서 사용하는 접합 방법으로 형성하는 기판이라면, SiGe 스트레인 제어층들(8)이 스트레인드 Si층(3) 상에 형성되어 있는 기판을 사용할 수 있다.
상술한 예에서는, 스트레인드 Si층(3)이 채널층으로서 기능한다. 그러나, 스트레인드 Si층(3) 대신에 스트레인드 SiGe 층을 스트레인드 반도체층으로서 형성하는 경우, 예를 들어, Si 기판, 절연층 및 Si층을 포함하는 SOI 기판을 준비한다. 섭씨 550도까지 가열된 SOI 기판 상에, Si 원료 가스 및 Ge 원료 가스를 사용하여 SiGe층을 통상 형성한다. 성장 온도는 상온에서부터 1000℃까지 변화할 수 있다. 그 후, Ge 농축(condensation)법에 의해 산소 분위기에서 통상 산화를 행하여 스트레인드 SiGe층을 형성한다(예를 들어, T, Tezuka, et al., IEDM Tech. Dig., 946(2001) 참조). 이러한 방식으로, Si 기판, 절연층 및 스트레인드 SiGe층을 포함하는 SGOI 기판을 형성할 수 있다. 상기와 같은 동일한 방식으로 스트레인드 SiGe층 상에 스트레인드 Si층들을 스트레인 제어층들로서 형성할 수 있다.
상술한 SOI 구조를 갖는 기판 대신에, 벌크 Si 기판 상에 두꺼운 스트레인-완화 SiGe 버퍼층을 형성할 수 있고, 버퍼층 상에 스트레인드 Si층들을 형성할 수 있다. 이러한 방식으로, 본 실시예와 동일한 효과를 달성할 수도 있다.
도 4a 내지 도 5에 도시한 바와 같이, 상술한 바와 같이 형성된 기판 상에 실리사이드층들을 형성한다. 본 실시예에서는, Ni층을 스퍼터링 기술로 형성한다. 스퍼터링 기술 외에도, 화상 기상 증착(CVD), 에피택셜 방법 등으로 Ni층을 형성할 수 있다. 성막되는 Ni의 두께는 형성되는 실리사이드를 조정하여 제어한다. 성막되는 Ni의 두께는 통상 1 내지 100nm의 범위 내에 있고, 바람직하게는 5 내지 50nm의 범위 내에 있다. Ni 성막층의 성막 후에, 350℃ 열처리를 질소 분위기에서 행하여, Si와 Ni를 반응시킨다. 그 후, 반응에 사용되지 않은 잉여 Ni를 과산화 수소수(Hydrogen peroxide solution) 및 황산을 혼합 사용하여 제거한다. 마지막으로, 450℃ 열처리를 질소 분위기에서 행하여, 도 4a 내지 도 5에 도시한 바와 같이, NiSi층(3a) 및 NiSiGe층들(8a)을 형성한다. 질소, 아르곤, 수소 또는 진공 분위기에서의 실리사이드화는 900℃ 이하에서 행해질 수 있다는 점에 주목해야 한다.
도면으로부터 명백한 바와 같이, 상술한 절차를 통해 형성되는 구조는 채널과 동등한 스트레인드 반도체층(3) 및 스트레인드 반도체층(3) 상에 위치하는 스트레인 제어층들(8)로 구성되는 적층 구조를 형성하는 실리사이드화 공정에 의해 형성되는 구조이다. 따라서, 실리사이드화 이후에 형성되는 실리사이드에서의 조성비는 오리지널 스트레인드 반도체층(3) 및 스트레인 제어층들(8)의 조성비에 대응한다. 그 결과, 적층 구조의 실리사이드화 구조가 형성된다. 본 발명자들은 실리사이드화 공정에 의해 형성된 적층 구조의 실리사이드화 구조에 주목했다.
다음으로, 상기와 같이 얻어진 적층 구조의 실리사이드화에 의해 형성되는 스트레인 발생 메커니즘에 대하여, 예로서, 메사 형성용 스트레인드 Si층(3) 및 스트레인드 Si층(3) 상에 형성되는 스트레인 제어층들(8)로 구성되는 적층 구조를 다루어, 설명한다.
도 6은 스트레인드 반도체층들 및 스트레인 제어층들의 각각의 재료 및 각각의 열 팽창 계수를 도시한다. 여기서, 열 팽창 계수는 재료 및 조성비에 따라 다르다는 점에 주목해야 한다. 본 실시예에서 예로서 취해진 NiSi 및 NiSiGe의 열 팽창 계수는 Ge 농도에 따라 다르다. 특히, Ge 농도가 높은 NiSiGe의 열 팽창 계수는 NiSi의 열 팽창 계수보다 크다. 열 팽창 계수가 상이한 두 재료는, 상술한 바와 같이, 예를 들어, 500℃의 고온에서 동시에 처리되어 상온까지 냉각된다. 이러한 방식으로, 열 팽창 계수의 차로 인한 스트레인을 양 층들 사이에 생기게 할 수 있다. 본 실시예에서, 상부층들로서의 NiSiGe층들(8a)의 열팽창 계수는 하부층으로서의 NiSi층(3a)의 열 팽창 계수보다 크고, 냉각에 의해 NiSi층(3a)의 열 팽창 계수보다는 작다. 그 결과, 하부층으로서의 NiSi층(3a)에 압축(compressive) 스트레인이 인가된다. 이러한 현상을 도 7에 나타낸다.
도 6으로부터 알 수 있는 바와 같이, NiSiGe의 열 팽창 계수는 Ge 농도가 높아짐에 따라 NiSi의 열 팽창 계수보다 커진다. 이것은 결정 구조에서 유래된 물리적인 속성이며, 재료를 구성하는 원소 고유의 특징적 특성이다. 따라서, 본 실시예에서, 스트레인 제어층들로서 Ge 농도가 높은 NiSiGe를 사용함으로써 NiSi층에 인가되는 압축 스트레인이 커질 수 있고, MOSFET의 특성이 향상될 수 있다. Ge 농도가 50 원자% 이상인 경우, 더 큰 효과를 달성할 수 있다. 이러한 사실은 본 발명자들에 의해 처음 발견되었다.
그 결과, 도 7에 도시한 바와 같이, 2층 실리사이드화 구조에 의해 샌드위치된 채널이 되는 스트레인드 반도체층(3)에는, 어느 한 측부 상의 2층 실리사이드화 구조로부터 인장 스트레인이 인가되어, 초기에 스트레인드 반도체층(3)에 생긴 인장 스트레인보다 더 큰 스트레인이 인가된다.
상기 설명에서는, 스트레인드 반도체층(3)으로서 스트레인드 Si층을 사용하고, 스트레인 제어층들(8)로서 SiGe층들을 사용한다. 그러나, 스트레인드 반도체층(3)으로서 스트레인드 SiGe층을 사용하고 반면 스트레인 제어층들(8)로서 스트레인드 Si층들을 사용하는 경우에는, 스트레인드 반도체층(3)에 압축 스트레인이 인가되어, 실리사이드화를 통해, 더 큰 압축 스트레인이 인가된다.
스트레인 제어층들(8)이 Ge를 포함하지 않는 재료로 구성되는 경우, 스트레인 제어층들(8) 및 스트레인드 반도체층(3)의 열 팽창 계수는 3% 이상 서로 다른 것이 바람직하다.
스트레인 제어층들(8)을 포함하는 소스/드레인 영역에 실리사이드화 공정을 도입함으로써, 2층 실리사이드화 구조로 인한 실리사이드화 공정을 통해 생긴 스트레인이 스트레인드 반도체층(3)의 중앙의 채널에 선택적으로 인가된다. 그 결과, 채널의 스트레인이 커진다. 즉, 상술한 구조를 갖는 MOSFET는, 스트레인 증가 및 소스/드레인 영역의 저저항으로 인해, 실리사이드화 구조를 갖지 않는 MOSFET보다 높은 이동도를 갖는 고성능 MOSFET일 수 있다.
제1 실시예에서, 스트레인드 반도체층(3) 및 스트레인 제어층들(8)에 Si가 포함된다. 그러나, 스트레인드 반도체층(3) 또는 스트레인 제어층들(8) 중 적어도 어느 한쪽에 Si가 포함되는 경우에도 상기와 같은 동일한 효과를 달성할 수 있다. 스트레인드 반도체층(3) 또는 스트레인 제어층들(8) 중 어느 한쪽에 Si가 포함되는 경우, Si를 포함하는 층의 적어도 외부 표면 영역이 실리사이드화된다. 후술하는 제2 실시예에도 동일하게 적용된다.
또한, 제1 실시예의 반도체 장치에서는, Si계의 기판을 사용한다. 그러나, 일부 다른 기판을 사용하여도, 상기와 같은 동일한 효과를 달성할 수 있다. 예를 들어, Ⅳ족 원소들(C, Si, Ge, Sn 및 Pb) 및 Ⅲ-Ⅴ족 원소들(B, Al, Ga, In, Ti, N, P, As, Sb 및 Bi) 중 적어도 한 원소를 포함하는 기판을 사용하는 것이 가능하다. 즉, Si 이외에는, BN, SiGe, Ge, SiC, GaAs, GaP, GaN, InN, InP, InGaP, InAs, InGaAl, InGaAlAs, InSb, TiN 등으로 구성되는 기판을 사용하는 것이 가능하다.
한편, 스트레인드 반도체층(3) 및 스트레인 제어층들(8)로서, Ⅳ족 원소들(C, Si, Ge, In 및 Ti) 및 Ⅲ-Ⅴ족 원소들(B, Al, Ga, In, Ti, N, P, As, Sb, and Bi) 중 한 원소 또는 일부 원소의 조합으로 구성되는 반도체를 사용하는 것이 가능하다. 즉, Si 이외에는, SiGe, Ge, SiC, GaAs, GaP, GaN, InP, InGaP, InAs, InGaAl, InGaAlAs, InSb, InSe 등으로 구성되는 반도체층들을 사용하는 것이 바람직하다.
상술한 바와 같이, 제1 실시예에서, 기판 상에 형성되는 소자의 활성층이 되는 반도체에서, 최대 가능한 스트레인을 유지하기 위한 스트레인 제어층들을 반도체층 상에 형성하여, 활성층의 스트레인 완화를 억제할 수 있고, 스트레인 제어층들의 일부가 실리사이드화될 때 생기는 스트레인을 부가할 수도 있다. 따라서, 제1 실시예는 스트레인 완화로 인한 소자 특성의 열화를 방지할 수 있다. 제1 실시예는 또한 미세화로 인한 소스/드레인 영역의 고저항화를 억제할 수도 있고, 소자의 채널 영역에의 선택적 스트레인의 추가에 의한 소자 특성을 향상시킬 수 있다.
(제조 방법)
도 8의 (a) 내지 (e)를 참조하여, 제1 실시예에 따른 반도체 장치의 제조 방법의 구체예에 대하여 설명한다.
일반적으로, 게이트 구조를 형성한 후, 실리사이드화 등의 열 공정을 일반적으로 행한다. 그러나, 고유전체 박막을 게이트 절연막으로서 사용하거나 초박막 게이트 절연막을 사용하는 경우, 어느 게이트 절연막이든, 고온 처리를 통한 소스/드레인의 활성화로 인해 상당히 열화된다. 따라서, 우선 게이트 부분에 더미 게이트를 형성한다.
우선, 상부면에 매립 산화층(2)이 형성되어 있는 Si 기판(1)을 준비한다. 매립 산화층(2) 상에 스트레인드 반도체층으로서 Si층(3)을 형성한다. 그 후, Si층(3) 상에 절연 재료로 구성되는 더미 게이트(20)를 형성한다(도 8의 (a)).
다음으로서, 도 8의 (b)에 도시한 바와 같이, Si층(3) 상에 스트레인 제어층들로서 SiGe층들(8)을 선택적으로 성장시킨다. SiGe층들(8)의 성장에 있어서, 실제의 공정 조건 하에서는 더미 게이트(20) 상에 SiGe층들(8)을 형성하는 것은 바람직하지 않기 때문에, CVD를 사용하는 것이 바람직하다. 그러나, CVD 대신에, 더미 게이트(20)를 이후 단계에서 제거할 수 있는 공정을 사용할 수도 있는데, 그 경우에는, 더미 게이트(20) 상에 SiGe층들(8)을 성장시킬 수 있다. 예를 들어, CVD로 SiGe층들(8)을 성장시키는 경우, 스트레인드 반도체층(3)의 표면 상의 자연 산화층을 희석된 HF 용액 등으로 미리 제거한다. 그 후, 상온, 또는 상온과 대략 1000℃ 사이의 온도로 가열되는 SiH4 가스, Si2H6 가스, 디클로로실란 가스, 틀리클로로실란 가스, GeH4 가스 또는 Ge2H6 가스 등의 가스를 표면에 도입하여, SiGe를 성장시킨다. Si층(3) 상에 SiGe층들(8)이 성장됨에 따라, SiGe층들(8)은 격자 상수의 차이로 인해 스트레인드 SiGe층들(8)로서 성장된다. SiGe층들(8)이 성장된 후, SiGe층들(8)에 불순물 이온 주입을 행하여, 소스/드레인 영역이 되는 불순물층들을 형성한다. 이때, SiGe층들(8)의 바로 아래에 위치하는 Si층(3)의 부분들에 불순물을 주입할 수도 있다. 이온 주입 후, 불순물층들을 활성화하기 위해 어닐링을 행한다. 단채널 효과를 억제하기 위해, 불순물층들로서, LDD(Lightly Doped Drain) 구조, 확장 구조, 또는 HALO 구조를 사용할 수 있다. SiGe층들(8)이 성장된 후, 이온 주입 이전 또는 이후에, SiGe층들(8) 및 Si층(3)에 패터닝을 행한다. 이러한 방식으로, MOSFET의 형상을 형성한다(도시하지 않음). 패터닝을 통해, Si층(3) 및 SiGe층들(8)은 메사 형상을 갖는다.
이후, 전면에 Ni을 성막하여, SiGe층들(8)의 외부 표면 영역들 및 Si층(3)의 노출된 외부 표면 영역을 Ni로 커버한다. Ni 성막에서는, 통상 스퍼터링 기술을 사용하지만, 대신에, CVD 또는 용액 성장(solution-growth) 기술을 사용할 수도 있다. 그 후, 실리사이드화를 위한 열처리를 질소 분위기에서 행한다. 실리사이드화 공정은 질소 분위기 대신에, 진공, 대기, 아르곤 분위기 또는 수소 분위기에서 행할 수 있다. 200℃와 900℃ 사이의 온도에서 열처리를 행한다. 실리사이드의 결정 상은 온도에 따라 다르기 때문에, 반도체 장치의 특성에 따라 열처리 온도를 선택할 필요가 있다. 저온에서는, 350℃와 500℃ 사이의 온도에서 열처리를 행하는 것이 바람직하다. 이러한 열처리를 통해, SiGe층들(8)의 외부 표면 영역들 및 Si층(3)의 노출된 외부 표면 영역에서의 Si가 Ni과 반응한다. 그 결과, SiGe층들(8)의 외부 표면 영역들에 SiGeNi층들(8a)이 형성되고, Si층(3)의 노출된 외부 표면 영역에는 NiSi층(도시하지 않음)이 형성된다. 이후, 반응에 사용되지 않은 잉여 Ni을 과산화 수소수 및 황산을 혼합 사용하여 제거한다. 그 후, 상술한 바와 같이, 열처리를 질소 분위기에서 행하여, NiSi층(도시하지 않음) 및 NiSiGe층들(8a)을 형성한다.
다음으로, 도 8의 (d)에 도시한 바와 같이, 더미 게이트(20)를 제거한다. 이후, 더미 게이트(20)가 제거된 영역에 게이트 절연막(4)을 형성한다. 게이트 절연막(4) 상에 게이트 전극(5)을 형성한다(도 8의 (e)). 마지막으로, 도 8의 (f)에 도시한 바와 같이, CMP 공정으로 게이트 전극(5)의 일부를 제거한다. CMP 공정을 실행하여 소스 및 드레인 영역 바로 위의 전체 게이트 전극(5)을 제거할 수 있다. CMP는 또한 게이트 절연막(4) 또는 실리사이드(8)의 일부를 제거할 것이다.
이러한 제조 방법에 의해, 실리사이드 형성은 비교적 저온(예를 들어, 450℃ 이하)에서 행해진다. 따라서, 게이트 구조 형성 후에 실리사이드화가 행해질 수 있다.
또한, 상술한 제조 방법에 의해, 스트레인드 반도체층(3) 및 스트레인 제어층들(8)의 각각의 외부 표면들이 실리사이드화된다. 그러나, 스트레인드 반도체층(3) 또는 스트레인 제어층(8) 중 어느 한쪽에 Si가 포함되는 경우에는, Si를 포함하는 층의 적어도 외부 표면 영역이 실리사이드화된다. 이것은 또한 후술하는 제2 실시예의 반도체 장치의 제조 방법에도 적용된다.
(제2 실시예)
도 9를 참조하여, 제2 실시예에 따른 반도체 장치에 대하여 설명한다. 본 실시예의 반도체 장치는 MOSFET이다. 도 9는 MOSFET의 사시도이다.
이 MOSFET는 상부면에 매립 산화층(2)이 형성되어 있는 Si 기판(1) 상에 형성된다. 채널 및 소스/드레인 영역이 되고 표면 영역이 실리사이드화되어 있는 스트레인드 반도체층(3a)이 메사 형상으로 형성된다. 스트레인드 반도체층(3a)의, Si 기판(1)의 상부면에 평행한 평면 형상의 사이즈(지름)는 1㎛ 이하이다. 반도체층(3a)은, 길고 얇은 채널, 및 채널 양측에 접속되어 있고 매립 산화층(2)의 상부면에 평행한 평면 형상이 채널의 평면 형상보다 더 큰 소스/드레인 영역을 포함한다. 소스/드레인 영역 상에는, 표면 영역이 실리사이드화된 스트레인 제어층들(8a)이 형성된다. 즉, 소스/드레인 영역 각각은 스트레인 제어층들(8a) 중 하나 및 스트레인드 반도체층(3a)으로 구성되는 적층 구조를 갖는다. 소스 영역 S 및 드레인 영역 D 사이의 채널 영역에서, 채널을 커버하도록 게이트 절연막(4)이 형성되고, 게이트 절연막(4) 상에 게이트 전극(5)이 형성된다. 게이트 전극(5)은 소스 영역 S로부터 드레인 영역 D로의 방향에 실질적으로 수직한 방향으로 연장된다. 본 실시예에서, 실리사이드화된 스트레인드 반도체층(3a)은 스트레인드 NiSi층이고, 스트레인 제어층들(8a)은 NiSiGe층들이다. NiSiGe층들에서의 Ge 농도는 50 원자% 이상인 것이 바람직하다는 점에 주목해야 한다.
상술한 구조를 갖는 제2 실시예의 MOSFET에서는, MOSFET를 미세화하더라도 소스 영역 S 및 드레인 영역 D에는, 스트레인드 Si층에서의 스트레인을 유지하기 위해, 실리사이드화된 스트레인드 Si층(3a) 상에, 실리사이드화 스트레인 제어층들(8a)이 형성된다. 따라서, 채널이 되는 영역에서의 스트레인 완화를 억제할 수 있다. 또한, 스트레인 제어층들을 실리사이드화하는 경우에 생기는 스트레인도 부가할 수 있다. 따라서, 본 실시예는 스트레인 완화로 인한 소자 특성의 열화를 방지할 수 있다. 본 실시예는 또한 미세화로 인한 소스/드레인 영역의 고저항화를 억제할 수 있고, 소자의 채널 영역에의 선택적 스트레인의 추가에 의한 소자 특성을 향상시킬 수 있다.
(제조 방법의 제1 구체예)
도 10 내지 도 18의 (b)를 참조하여, 제2 실시예에 따른 반도체 장치의 제조 방법의 제1 구체예에 대하여 설명한다.
우선, 도 10에 도시한 바와 같이, Si 기판(1) 상에 SiO2로 구성되는 매립 산화층(2)이 형성된 기판을 준비한다. 매립 산화층(2) 상에 Si층(3), 및 이 Si층(3) 상에 위치하는 SiGe층(8)으로 구성되는 적층막을 형성한다. Si층(3) 및 SiGe층(8)은 제1 실시예에 기재된 기술 및 그 제1 실시예의 변형예에 기재된 기술이 사용되어 형성된다. 적층막이 형성됨에 따라, Si층(3)은 스트레인 Si층(스트레인드 반도체층)(3)이 되고, SiGe층(8)은 스트레인드 SiGe층(스트레인 제어층)(8)이 된다. 이후, MOSFET의 형상을 형성하기 위해, 반응성 이온 에칭(RIE)에 의해 SiGe층(8) 및 Si층(3)에 패터닝을 행한다. 패터닝을 통해, Si층(3)은 메사 형상을 갖는다. 그 후, 채널 영역이 되는 Si층(3)의 부분에 위치하는 SiGe층(8)의 부분을 제거한다. 즉, 소스/드레인 영역이 되는 Si층(3)의 부분 상에는 SiGe층들(8)이 남는다. 도 11의 (a)는 도 10의 절단선 A-A를 따라 취해진, 현 단계에서의 반도체 장치의 A-A 단면도이다. 도 11의 (b)는 도 10의 절단선 B-B를 따라 취해진, 현 단계에서의 반도체 장치의 B-B 단면도이다. 즉, A-A 단면은 소스 영역의 단면이고, B-B 단면은 채널 영역의 단면이다.
다음으로, 도 12의 (a) 및 (b)에 도시한 바와 같이, 채널 영역 및 소스/드레인 영역을 커버하도록 게이트 절연막(4)을 형성한다. 게이트 절연막(4)으로서는, SiO2막, 질화막(SiN막 또는 SiON막 등) 또는 고유전체 절연막(HfO2막, HfON막, LaO2막, GeO2막, SrO2막 ZrO2막, NO막 또는 NO2막 등)을 사용한다. 대안으로서, Si, N, Ge, Hf, Zr, La, Pr, Ti, 및 Al에서 선택된 적어도 하나의 원소를 포함하는 산화막을 사용할 수 있다. 통상, 게이트 절연막(4)은 물리적 막두께가 대략 10nm 이하가 되도록 설계된다. 이후, 게이트 절연막(4)을 커버하도록 게이트 전극 재료막(5)을 형성한다(도 13의 (a) 및 (b)). 게이트 전극 재료막(5)으로서는, 불순물이 첨가된 폴리실리콘막, 비정질 실리콘막, 불순물이 첨가된 비정질 실리콘막 또는 금속막(TiN막, Al막, Cu막, Au막, TaN막 등)을 사용할 수 있고, 통상 게이트 전극 재료막(5)의 막두께는 10nm와 100nm 사이이다. 도 12의 (a) 및 도 13의 (a)는 도 10의 절단선 A-A를 따라 취해진 A-A 단면도에 대응하는 단면도이고, 도 12의 (b) 및 도 13의 (b)는 절단선 B-B를 따라 취해진 B-B 단면도에 대응하는 단면도이다.
이후, 게이트 전극 재료막(5)을 게이트 전극 형상으로 패터닝을 행한다. 이러한 방식으로, 게이트 전극(5)을 형성한다. 이때, 게이트 전극(5)은 채널 영역의 일부분을 커버하도록 패터닝된다(도 14의 (a) 및 (b)). 그 후, 게이트 전극(5)으로 커버되지 않은 채널 영역 및 소스/드레인 영역 상에 위치하는 게이트 절연막(4)의 부분들을 제거한다(도 15의 (a) 및 (b)). 도 16은 현 단계에서의 반도체 장치의 단면도이다. 도 15의 (a)는 도 16의 절단선 A-A를 따라 취해진 A-A 단면을 도시하고, 도 15의 (b)는 절단선 B-B를 따라 취해진 B-B 단면을 도시한다. 이후, 게이트 전극(5)으로 커버되지 않은 채널 영역의 부분을 마스크로 커버하고, 소스/드레인이 되는 영역에 불순물 이온을 주입하여 불순물층들을 형성한다. 그 후, 불순물을 활성화하기 위한 어닐링을 행한다. 이러한 방식으로, 소스/드레인 영역이 형성된다. 스트레인드 Si층(3) 및 스트레인 제어층들(8)은 박막이므로, 불순물 이온은 우선 스트레인 제어층들(8)에 주입될 수 있다. 이후 단계에서 불순물층들을 활성화하기 위한 고온 처리에서의 확산을 통해 불순물 이온을 스트레인드 Si층(3)에 도입할 수 있다.
다음으로, 전면에 Ni막(15)을 성막한다(도 17의(a) 및 (b)). Ni막(15)의 성막에는 스퍼터링 기술을 통상 사용할 수 있지만, 대신 CVD 또는 용액 성장 기술을 사용할 수도 있다. 그 후, 실리사이드화를 위한 열처리를 질소 분위기에서 행한다. 질소 분위기 대신에, 진공, 대기, 또는 수소 분위기에서 실리사이드화 공정을 행할 수도 있다. 열처리는 200℃와 900℃ 사이의 온도에서 행한다. 실리사이드의 결정 상(phase)은 온도에 따라 다르기 때문에, 소자의 특성에 따라 열처리 온도를 선택할 필요가 있다. 저온에서는, 열처리를 350℃와 500℃ 사이의 온도에서 행하는 것이 바람직하다. 이러한 열처리를 통해, SiGe층들(8)의 외부 표면 영역들 및 Si층(3)의 노출된 외부 표면 영역에서의 Si가 Ni과 반응한다. 그 결과, SiGe층들(8)의 외부 표면 영역들에는 SiGeNi층들(8a)이 형성되고, Si층(3)의 노출된 외부 표면 영역에는 NiSi층(3a)이 형성된다. 이후, 반응에 사용되지 않은 잉여 Ni을 과산화 수소수 및 황산을 혼합 사용하여 제거한다. 그 후, 열처리를 질소 분위기에서 행하여 상술한 바와 같이 NiSi층(3a) 및 NiSiGe층들(8a)을 형성한다(도 18의 (a) 및 (b)). 본 단계에서의 반도체 장치를 도 9의 사시도에 도시한다. 게이트 전극(5)이 Si를 포함하는 반도체층인 경우, 도 18의 (b)에 도시한 바와 같이, 게이트 전극(5)의 표면 상에 실리사이드층(5a)이 형성된다. 특히, 소스/드레인 영역의 표면이 실리사이드화됨에 따라, 저저항 콘택츠층들을 얻을 수 있다. 도 17의 (a) 및 도 18의 (a)는 도 16의 절단선 A-A를 따라 취해진 A-A 단면도에 대응하는 단면도이고, 도 17의 (b) 및 도 18의 (b)는 절단선 B-B를 따라 취해진 B-B 단면도에 대응하는 단면도이다.
다음으로, 게이트 전극(5) 및 소스/드레인 영역을 커버하도록 층간 절연막을 성막한다. 게이트 전극(5) 및 소스/드레인 영역에 도달하는 개구부를 층간 절연막에 형성하고, 그 개구부를 금속으로 충전하여 인출(extraction)용 금속 전극을 형성한다. 이러한 방식으로, MOSFET를 완성한다.
이 제조 방법의 제1 구체예에 의해 제조된 MOSFET도 제2 실시예에 의해 실현된 것과 동일한 효과를 실현할 수 있다.
(제조 방법에 대한 제2 구체예)
제2 실시예에 따른 반도체 장치의 제조 방법의 제2 구체예에 대하여 설명한다. 제조 방법의 제2 구체예는 다음의 관점에서 제조 방법에 대한 제1 구체예와 상이하다.
제2 구체예에서, 스트레인드 Si층(3) 상에 SiGe층(8)을 형성하기 전에, 스트레인드 Si층(3)의, 게이트가 형성되는 영역 상에 보호 산화막을 형성한다. 이후, 소스/드레인 영역에 SiGe층(8)을 형성한다. 그 후, 보호 산화막을 제거한다. 이러한 관점에서, 제2 구체예는 제1 구쳬예와 상이하다.
구체적으로, 매립 산화층(2)이 형성되는 있는 Si 기판(1) 상에 스트레인드 Si층(3)이 형성되어 있는 기판을 형성한다. 스트레인드 Si층(3)의, 게이트가 형성되는 영역 상에 SiO2로 구성되는 보호 산화막을 선택적으로 형성한다. 이후, 소스/드레인이 되는 영역 상에 스트레인드 SiGe층(8)을 형성한다.
다음으로, 마스크(도시하지 않음)를 사용하여 스트레인드 SiGe층(8) 및 스트레인드 Si층(3)에 패터닝을 행하여, 스트레인드 Si층(3) 및 스트레인드 SiGe층들(스트레인 제어층들)(8)로 구성되는 적층 구조를 형성한다. 그 후, 보호 산화막을 제거한다. 이때, 소스/드레인이 되는 활성층의 영역에는 스트레인 제어층들(8)이 남는다.
이후, 보호 산화막이 제거되고 채널 영역이 되는 영역에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성한다. 그 후 실행되는 절차는 제1 구체예의 절차와 동일하다.
본 제조 방법의 제2 구체예에 의해 제조된 MOSFET는 또한 제2 실시예에 의해 실현되는 것과 동일한 효과를 실현할 수 있다. 즉, 본 제조 방법의 제2 구체예는 도 8의 (a) 내지 (e)에 나타낸 제1 실시예에 대한 제조 방법과 동일한 제조 방법이다.
또한, 제2 구체예에서, 스트레인드 Si층(3)의, 게이트가 형성되는 영역 상에 보호 산화막을 형성한 후 스트레인 제어층(8)을 형성한다. 따라서, 스트레인 제어층들(8)의 패터닝 시에, 채널이 되는 스트레인드 Si층(3)의 표면이 손상되어 트랜지스터 특성이 열화될 가능성을, 보호 산화막을 형성함으로써 낮출 수 있다. 즉, 스트레인 제어층들(8)의 패터닝 시에, 채널 표면을 완전히 노출하기 위해서는 채널 표면을 오버에칭하거나 제거하는 것이 불가피하다. 오버에칭을 최소화하기 위해서는, 원자 사이즈 순으로 에칭 제어 작업을 행할 필요가 있다. 예를 들어, Si에 에칭을 행하는데에 RIE를 사용하는 경우, 에칭 속도는 1초당 수 나노미터이고, 실제로는 채널 표면에 대한 오버에칭을 피할 수 없다. 그 결과, 상술한 채널에 대한 손상 외에도, 단부 부분에서의 전계 집중 또는 게이트 절연막의 변성 등의 소자 불량의 원인이 될 가능성이 생긴다. 따라서, 본 제조 방법의 제2 구체예에서와 같이 소자 불량의 원인의 발생을 억제하기 위해 보호 산화막을 형성하는 것이 유용하다.
제2 구체예에서, 채널 표면 상에 형성된 상술한 보호 산화막은, 게이트 적층 구조(게이트 절연막 및 게이트 전극으로 구성되는 적층 구조)를 형성할 때까지 기상 또는 액상 에칭에 의해 제거될 수 있는 막두께를 갖는 보호 산화막이고, 바람직한 두께는 통상 1 내지 50nm이라는 점에 주목해야 한다. 제조 방법의 제2 구체예에서는, 보호 산화막으로서 SiO2를 사용한다. 그러나, 게이트 적층 구조의 형성 전에 막을 제거할 수 있어, 채널 표면이 되는 스트레인드 Si층(3)의 표면에 대한 손상을 억제할 수 있다면, 실제로는 임의의 다른 막을 사용할 수도 있다.
상술한 바와 같이, 상기 실시예들 각각에 따르면, 소자를 미세화되더라도 채널의 스트레인 완화를 억제할 수 있다. 따라서, 고성능의 반도체 장치를 실현할 수 있다. 또한, 반도체 장치는, 상이한 재료로 구성되는 실리사이드층들로 구성되는 적층 구조를 소스/드레인 영역에 형성한다. 따라서, 고저항을 회피할 수 있고, 동시에 국소적 스트레인의 추가 인가를 행할 수 있다.
소정의 실시 형태들이 기술되었지만, 이들 실시 형태들은 단지 예로서 나타내었을 뿐, 발명의 범위를 한정하고자 하는 것은 아니다. 실제로는, 본원에 기재된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상에서 벗어나지 않고 본원에 기재된 방법 및 시스템의 형태에 있어서 다양한 생략, 대체 및 변경이 이루어질 수 있다. 첨부된 특허청구범위 및 그 균등물은 그러한 형태 또는 변형이 본 발명의 범위 및 사상 내에 있는 한, 그들을 포함하려는 것이다.
1: Si 기판
2: 매립 산화층(BOX층)
3: 스트레인드 반도체층
3a: 실리사이드화된 스트레인드 반도체층
4: 게이트 절연막
5: 게이트 전극
6: 게이트 측벽
8: 스트레인 제어층
8a: 실리사이드화된 스트레인 제어층
9: 소스/드레인 영역

Claims (14)

  1. 반도체 장치로서,
    기판;
    상기 기판 상에 형성되고 스트레인(strain)을 갖는 제1 반도체층;
    상기 제1 반도체층 상에 서로 이격되어 형성되고, 상기 제1 반도체층의 격자 상수와 상이한 격자 상수를 갖는 제2 반도체층 및 제3 반도체층;
    상기 제2 반도체층과 상기 제3 반도체층 사이에 위치하는 상기 제1 반도체층의 제1 부분 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하고,
    상기 제2 반도체층의 외부 표면 영역 및 상기 제1 반도체층의 제2 부분 - 상기 제2 부분은 상기 제2 반도체층의 바로 아래 위치함 - 의 외부 표면 영역 중 적어도 한쪽은 제1 실리사이드 영역이고, 상기 제3 반도체층의 외부 표면 영역 및 상기 제1 반도체층의 제3 부분 - 상기 제3 부분은 상기 제3 반도체층의 바로 아래 위치함 - 의 외부 표면 영역 중 적어도 한쪽은 제2 실리사이드 영역인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층은 상기 기판 상에 메사(mesa-like) 형상으로 형성되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 반도체층 및 상기 제3 반도체층은 상기 제1 반도체층의 열 팽창 계수보다 3% 이상 큰 열 팽창 계수를 갖는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체층은 스트레인드(strained) Si층이고, 상기 제2 반도체층 및 상기 제3 반도체층은 SiGe층들인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 반도체층은 스트레인드 SiGe층이고, 상기 제2 반도체층 및 상기 제3 반도체층은 Si층들인, 반도체 장치.
  6. 제4항에 있어서,
    상기 SiGe층들은 Ge 농도가 50 원자 % 이상인 조성을 갖는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 반도체층의 사이즈는 한 변이 1㎛ 이하인, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 반도체층과 상기 기판 사이에 절연층이 형성된, 반도체 장치.
  9. 반도체 장치의 제조 방법으로서,
    기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 격자 상수와 상이한 격자 상수를 갖는 제2 반도체층을 상기 제1 반도체층 상에 형성하는 단계;
    상기 제2 반도체층 및 상기 제1 반도체층에 패터닝을 행하여, 상기 제2 반도체층을, 상기 패터닝을 통해 서로 이격되어 있는 제1 및 제2 반도체 영역으로 분할하는 단계;
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 위치하는 상기 제1 반도체층의 제1 부분 상에, 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    적어도 상기 제1 및 제2 반도체 영역에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 제1 및 제2 반도체 영역의 외부 표면 영역들 또는 상기 제1 및 제2 반도체 영역의 바로 아래 위치하는 상기 제1 반도체층의 제2 부분들의 외부 표면 영역들 중 적어도 한쪽을 실리사이드화하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 반도체층은 스트레인드 Si층이고, 상기 제2 반도체층은 SiGe층인, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 반도체층은 스트레인드 SiGe층이고, 상기 제2 반도체층은 Si층인, 반도체 장치의 제조 방법.
  12. 반도체 장치의 제조 방법으로서,
    기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층의 게이트 형성 예정 영역 상에 선택적으로 보호막을 형성하는 단계;
    상기 보호막이 형성되어 있는 상기 영역 이외의 상기 제1 반도체층의 부분 상에, 상기 제1 반도체층의 격자 상수와 상이한 격자 상수를 갖는 제2 반도체층을 형성하는 단계;
    상기 보호막, 상기 제2 반도체층 및 상기 제1 반도체층에 패터닝을 행하는 단계;
    적어도 상기 제2 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 제2 반도체층의 외부 표면 영역 및 상기 제1 반도체층의 외부 표면 영역 중 적어도 한쪽을 실리사이드화하는 단계;
    상기 보호막을 제거하는 단계;
    상기 보호막이 제거되어 있는 상기 제1 반도체층의 상기 영역 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 반도체층은 스트레인드 Si층이고, 상기 제2 반도체층은 SiGe층인, 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 반도체층은 스트레인드 SiGe층이고, 상기 제2 반도체층은 Si층인, 반도체 장치의 제조 방법.
KR1020110117356A 2011-01-05 2011-11-11 반도체 장치 및 그 제조 방법 KR101324380B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011000812A JP5431372B2 (ja) 2011-01-05 2011-01-05 半導体装置およびその製造方法
JPJP-P-2011-000812 2011-01-05

Publications (2)

Publication Number Publication Date
KR20120079800A true KR20120079800A (ko) 2012-07-13
KR101324380B1 KR101324380B1 (ko) 2013-11-01

Family

ID=46379991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110117356A KR101324380B1 (ko) 2011-01-05 2011-11-11 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8766236B2 (ko)
JP (1) JP5431372B2 (ko)
KR (1) KR101324380B1 (ko)
CN (1) CN102593118B (ko)
TW (1) TWI441339B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220098580A (ko) * 2021-01-04 2022-07-12 한국과학기술원 스트레인드 채널 성장 구조, 및 그를 이용한 스트레인드 채널 및 소자 제조 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136383B2 (en) 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
EP2704199B1 (en) 2012-09-03 2020-01-01 IMEC vzw Method of manufacturing a semiconductor device
KR20150140329A (ko) 2013-05-02 2015-12-15 후지필름 가부시키가이샤 에칭 방법, 이에 이용하는 에칭액, 및 반도체 기판 제품의 제조 방법
JP6088999B2 (ja) * 2013-05-02 2017-03-01 富士フイルム株式会社 エッチング液およびエッチング液のキット、これをもちいたエッチング方法および半導体基板製品の製造方法
WO2014178422A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング液およびエッチング液のキット、これを用いたエッチング方法および半導体基板製品の製造方法
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US20150206965A1 (en) * 2013-11-14 2015-07-23 Altera Corporation High performance finfet
CN104934478B (zh) * 2014-03-22 2019-02-19 阿尔特拉公司 高性能的鳍式场效应晶体管
KR102155327B1 (ko) 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
US10032912B2 (en) 2014-12-31 2018-07-24 Stmicroelectronics, Inc. Semiconductor integrated structure having an epitaxial SiGe layer extending from silicon-containing regions formed between segments of oxide regions
US9548361B1 (en) 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) * 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
JP3825768B2 (ja) * 2003-08-27 2006-09-27 株式会社東芝 電界効果トランジスタ
US7053400B2 (en) 2004-05-05 2006-05-30 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
US7172933B2 (en) 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
US7018901B1 (en) * 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
DE102006019937B4 (de) 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
JP5329835B2 (ja) * 2008-04-10 2013-10-30 株式会社東芝 半導体装置の製造方法
JP4875038B2 (ja) 2008-09-24 2012-02-15 株式会社東芝 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220098580A (ko) * 2021-01-04 2022-07-12 한국과학기술원 스트레인드 채널 성장 구조, 및 그를 이용한 스트레인드 채널 및 소자 제조 방법

Also Published As

Publication number Publication date
JP2012142503A (ja) 2012-07-26
CN102593118B (zh) 2014-12-10
CN102593118A (zh) 2012-07-18
US20120168830A1 (en) 2012-07-05
TW201251028A (en) 2012-12-16
KR101324380B1 (ko) 2013-11-01
TWI441339B (zh) 2014-06-11
US8766236B2 (en) 2014-07-01
JP5431372B2 (ja) 2014-03-05

Similar Documents

Publication Publication Date Title
KR101324380B1 (ko) 반도체 장치 및 그 제조 방법
US7807538B2 (en) Method of forming a silicide layer while applying a compressive or tensile strain to impurity layers
US8653560B2 (en) Semiconductor device and fabrication method thereof
US9159629B2 (en) High performance CMOS device design
US7781840B2 (en) Semiconductor device structure
US7772071B2 (en) Strained channel transistor and method of fabrication thereof
US6906360B2 (en) Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP5404812B2 (ja) 半導体装置の製造方法
US20060118776A1 (en) Field effect transistor
US20090014794A1 (en) Mosfet with laterally graded channel region and method for manufacturing same
US9761587B2 (en) Tall strained high percentage silicon germanium fins for CMOS
JP2009182297A (ja) 半導体装置、およびその製造方法
JP4875038B2 (ja) 半導体装置およびその製造方法
JP2005079277A (ja) 電界効果トランジスタ
US10243044B2 (en) FinFETs with high quality source/drain structures
US7262119B1 (en) Method for incorporating germanium into a semiconductor wafer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160926

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 6