DE102013201076A1 - Gestalten einer grenzfläche zum optimieren von metall-iii-v-kontakten - Google Patents

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Devendra K. Sadana
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Abstract

Es werden Techniken zum Herstellen selbstjustierter Kontakte in III-V-FET-Einheiten bereitgestellt. Gemäß einem Aspekt weist ein Verfahren zum Herstellen eines selbstjustierten Kontakts zu III-V-Materialien die folgenden Schritte auf. Mindestens ein Metall wird auf einer Oberfläche des III-V-Materials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt. Ein Ätzprozess wird angewendet, um alle bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls zu entfernen. Mindestens eine Verunreinigung wird in die Metall-III-V-Legierungsschicht implantiert. Die mindestens eine in die Metall-III-V-Legierungsschicht implantierte Verunreinigung wird zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft III-V-Halbleiter-Feldeffekttransistor(FET)-Einheiten und insbesondere Techniken zum Herstellen selbstjustierter Kontakte in III-V-FET-Einheiten.
  • Hintergrund der Erfindung
  • Aufgrund der vorteilhaften Eigenschaften von III-V-Halbleitermaterialien (d. h. Materialien, die mindestens ein Element der Gruppe III und mindestens ein Element der Gruppe V enthalten) für den Elektronentransport ist deren Verwendung für künftige Generationen von Metalloxid-Halbleiter-Feldeffekttransistoreinheiten (MOSFET) vorgeschlagen worden. Siehe zum Beispiel del Alamo et al., „The Prospects for 10 nm III-V CMOS", VLSI Technology Systems and Applications (VLSI-TSA), Internationales Symposium 2010, S. 166 bis 167 (April 2010) (im Folgenden „del Alamo” genannt).
  • Die Herstellung von III-V-FET-Einheiten ist jedoch mit beträchtlichen Herausforderungen verbunden. Im Zusammenhang mit den unablässig steigenden Skalierungsanforderungen der jetzigen CMOS-Technologie werden selbstjustierte Kontaktsysteme mit geringem Kontaktwiderstand benötigt. Es gibt jedoch bislang noch keine derartigen Techniken, um diese Ziele zu erreichen. Zum Beispiel haben Kim et al. in „Self-aligned metal Source/Drain InxGa1-xAs n-MOSFETs using NiInGaAs alloy", IEDM 2010 (im Folgenden „Kim” genannt), III-V-FET-Einheiten mit selbstjustierten Kontakten gezeigt, jedoch führten diese im Fall von In0.53Ga0.47As zu einem sehr hohen Außenwiderstand, d. h. 38,7 Kiloohm·Mikrometer2 (kΩμm). Der beste für In0.8Ga0.2As mit einer Bandlücke von weniger als 0,5 Elektronenvolt (eV) erreichte Kontaktwiderstand betrug 2,73 kΩμm (siehe z. B. del Alamo), was bei 500-Nanometer(nm)-Einheiten zu einem schlechten Leistungsparameter von 4 Mikroampere (μA/μm) führt.
  • Deshalb wären verbesserte Techniken zum Herstellen von selbstjustierten Kontakten in III-V-Halbleiter-FET-Einheiten wünschenswert.
  • Kurzdarstellung der Erfindung
  • Die vorliegende Erfindung stellt Techniken zum Herstellen von selbstjustierten Kontakten in III-V-Halbleiter-Feldeffekttransistor(FET)-Einheiten bereit. Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Herstellen eines selbstjustierten Kontakts zu III-V-Materialien bereitgestellt. Das Verfahren beinhaltet die folgenden Schritte. Mindestens ein Metall wird auf einer Oberfläche des III-V-Materials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt. Dann werden in einem Ätzprozess bei der Reaktion nicht umgesetzte Teile des mindestens einen Metalls entfernt. In die Metall-III-V-Legierungsschicht wird mindestens eine Verunreinigung implantiert. Die mindestens eine in die III-V-Legierungsschicht implantierte Verunreinigung wird zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunter liegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Herstellen einer FET-Einheit bereitgestellt. Das Verfahren beinhaltet die folgenden Schritte. Mindestens eine Schicht eines III-V-Kanalmaterials wird auf einem Substrat abgeschieden. Oberhalb des III-V-Kanalmaterials wird eine Gate-Elektrode gebildet. An entgegengesetzten Seiten der Gate-Elektrode werden Abstandsschichten gebildet. Mindestens ein Metall wird auf einer Oberfläche des III-V-Kanalmaterials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um der Gate-Elektrode benachbarte Metall-III-V-Legierungsschichten zu bilden, die als selbstjustierter Source- und Drainkontakt der Einheit dienen. Dann werden in einem Ätzprozess bei der Reaktion nicht umgesetzte Teile des mindestens einen Metalls entfernt. Mindestens eine Verunreinigung wird in die Metall-III-V-Legierungsschichten implantiert. Die in die Metall-III-V-Legierungsschichten implantierte mindestens eine Verunreinigung wird zu einer Grenzfläche zwischen den Metall-III-V-Legierungsschichten und dem darunterliegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Source- und Drainkontakts zu verringern.
  • Gemäß einem weiteren Aspekt der Erfindung wird eine FET-Einheit bereitgestellt. Die FET-Einheit beinhaltet mindestens eine Schicht eines III-V-Kanalmaterials auf einem Substrat; eine Gate-Elektrode oberhalb des III-V-Kanalmaterials; Abstandsschichten an entgegengesetzten Seiten der Gate-Elektrode; Metall-III-V-Legierungsschichten, die in einem oberen Teil des der Gate-Elektrode benachbarten III-V-Materials gebildet sind und als selbstjustierter Source- und Drainkontakt der Einheit dienen; und mindestens eine implantierte Verunreinigung an einer Grenzfläche zwischen den Metal-III-V-Legierungsschichten und dem darunterliegenden III-V-Material, wobei die mindestens eine implantierte Verunreinigung dazu dient, einen Kontaktwiderstand des selbstjustierten Source- und Drainkontakts zu verringern.
  • Ein umfassenderes Verständnis der vorliegenden Erfindung sowie weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der Bezugnahme auf die folgende detaillierte Beschreibung und die Zeichnungen.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht, die eine Schicht eines III-V-Halbleitermaterials gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 2 ist eine Querschnittsansicht, die ein oder mehrere Metalle veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung auf dem III-V-Halbleitermaterial abgeschieden worden sind;
  • 3 ist eine Querschnittsansicht, die einen durchgeführten Temperprozess gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, um das/die Metalle mit einem oberen Teil des III-V-Materials zur Reaktion zu bringen, um eine Metall-III-V-Legierungsschicht zu bilden, und wobei bei der Reaktion nicht umgesetzte Teile des/der Metalle durch einen selektiven Ätzprozess weggeätzt werden;
  • 4 ist eine Querschnittsansicht, die mindestens eine Verunreinigung wie beispielsweise (ohne darauf beschränkt zu sein) Si, Ge und/oder Sn veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in die Metall-III-V-Legierungsschicht implantiert worden ist;
  • 5 ist eine Querschnittsansicht, die einen Temperprozess veranschaulicht, der zum Diffundieren der implantierten Dotanden zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material gemäß einer Ausführungsform der vorliegenden Erfindung angewendet wurde;
  • 6 ist eine Querschnittsansicht, die eine III-V-FET-Einheit veranschaulicht, für die selbstjustierte Kontakte mit niedrigem Kontaktwiderstand unter Verwendung der vorliegenden Techniken gebildet werden, wobei die MOSFET-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung ein III-V-Kanalmaterial auf einem Substrat und eine Gate-Elektrode oberhalb des III-V-Kanalmaterials aufweist;
  • 7 ist eine Querschnittsansicht, die Source- und Drainbereiche veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in dem III-V-Kanalmaterial an entgegengesetzten Seiten der Gate-Elektrode gebildet wurden;
  • 8 ist eine Querschnittsansicht, die ein oder mehrere Metalle veranschaulicht, die auf dem III-V-Kanalmaterial abgeschieden und dann (durch Tempern) mit einem oberen Teil des III-V-Kanalmaterials zur Reaktion gebracht wurden und eine Metall-III-V-Legierungsschicht bilden, und wobei alle bei der Reaktion nicht umgesetzten Teile des oder der Metalle gemäß einer Ausführungsform der vorliegenden Erfindung durch einen selektiven Ätzprozess weggeätzt werden;
  • 9 ist eine Querschnittsansicht, die mindestens eine Verunreinigung wie beispielsweise (ohne darauf beschränkt zu sein) Si, Ge und/oder Sn veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in die Metall-III-V-Legierungsschicht implantiert wurde;
  • 10 ist eine Querschnittsansicht, die einen Temperprozess veranschaulicht, der zum Diffundieren der implantierten Verunreinigung/en zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material gemäß einer Ausführungsform der vorliegenden Erfindung angewendet wurde;
  • 11 ist eine Querschnittsansicht, die eine weitere III-V-FET-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, für die selbstjustierte Kontakte mit niedrigem Kontaktwiderstand unter Verwendung der vorliegenden Techniken gebildet werden, wobei die MOSFET-Einheit ein III-V-Kanalmaterial auf einem Substrat und eine Gate-Elektrode oberhalb des III-V-Kanalmaterials aufweist;
  • 12 ist eine Querschnittsansicht, die ein/mehrere Metalle veranschaulicht, die auf dem III-V-Kanalmaterial abgeschieden und dann (durch Tempern) mit einem oberen Teil des III-V-Kanalmaterials zur Reaktion gebracht werden und eine Metall-III-V-Legierungsschicht bilden, und wobei alle bei der Reaktion des oder der Metalle nicht umgesetzten Teile gemäß einer Ausführungsform der vorliegenden Erfindung durch einen selektiven Ätzprozess weggeätzt werden;
  • 13 ist eine Querschnittsansicht, die mindestens eine Verunreinigung wie beispielsweise Si, Ge und/oder Sn veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in die Metall-III-V-Legierungsschicht implantiert wurde;
  • 14 ist eine Querschnittsansicht, die einen Temperprozess veranschaulicht, der gemäß einer Ausführungsform der vorliegenden Erfindung zum Diffundieren der implantierten Verunreinigung/en zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material angewendet wurde; und
  • 15 ist ein Diagramm, das die unter Verwendung der vorliegenden Techniken gemäß einer Ausführungsform der vorliegenden Erfindung erreichten Leistungsparameter der Einheit veranschaulicht.
  • Detaillierte Beschreibung ausgewählter Ausführungsformen
  • Hierin werden Techniken zum Herstellen selbstjustierter Kontakte in III-V-Feldeffekttransistor(FET)-Einheiten mit niedrigem Kontaktwiderstand bereitgestellt, die das Bilden der selbstjustierten Kontakte aus einer Metall-III-V-Legierung und anschließendes Implantieren und Diffundieren einer oder mehrerer Verunreinigungen (z. B. Dotanden) zu der Grenzfläche zwischen der Metall-III-V-Legierung und dem III-V-Material beinhalten, um den Kontaktwiderstand zu verringern. Zuerst wird unter Bezugnahme auf 1 bis 5 eine allgemeine Beschreibung der vorliegenden Techniken zum Bilden eines selbstjustierten Kontakts zu einem III-V-Material gegeben, worauf zwei beispielhafte Ausführungsarten einer Einheit in 6 bis 10 bzw. 11 bis 14 folgen, in denen selbstjustierte Kontakte zu einem III-V-Kanalmaterial gebildet werden, das in einer MOSFET-Einheit vorhanden ist.
  • 1 ist eine Querschnittsansicht, die ein III-V-Halbleitermaterial 102 veranschaulicht. Im Folgenden wird ausführlich beschrieben, dass das III-V-Material bei den hierin dargelegten Ausführungsformen ein einziges Material (zum Beispiel Galliumarsenid) enthält, während in weiteren Ausführungsformen das III-V-Material aus mehreren verschiedenen Materialien besteht, welche z. B. als Stapel von Schichten angeordnet sind, wobei jede Schicht ein verschiedenes III-V-Material enthält.
  • Ferner wird im Folgenden ausführlich beschrieben, dass das III-V-Halbleitermaterial ein Kanalmaterial darstellen kann, das in einer MOSFET-Einheit verwendet wird. Gemäß einer nunmehr dargestellten beispielhaften Ausführungsform wird das III-V-Kanalmaterial dotiert, um Source- und Drain-Bereiche der Einheit zu bilden. Gemäß einer unten dargestellten weiteren beispielhaften Ausführungsform bleibt das III-V-Kanalmaterial undotiert. Somit kann das III-V-Halbleitermaterial 102 je nach der vorgesehenen Anwendung dotiert werden (oder undotiert bleiben).
  • Der hierin und in der gesamten folgenden Beschreibung gebrauchte Begriff III-V-Halbleitermaterial (oder einfach III-V-Material) betrifft ein Material, das mindestens ein Element der Gruppe III und mindestens ein Element der Gruppe V enthält. Beispielsweise enthalten geeignete III-V-Materialien, ohne darauf beschränkt zu sein, eines oder mehrere von Aluminiumgalliumarsenid, Aluminiumgalliumnitrid, Aluminiumindiumarsenid, Aluminiumnitrid, Galliumantimonid, Galliumarsenid, Galliumnitrid, Indiumantimonid, Indiumarsenid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumnitrid, Indiumphosphid und Kombinationen, die mindestens eines der vorhergehenden Materialien enthalten. Gemäß einer beispielhaften Ausführungsform dient Indiumgalliumarsenid (InGaAs) als III-V-Material 102.
  • Dann werden ein Metall oder Metalle 104 auf dem III-V-Material 102 abgeschieden. Siehe 2. Beispielsweise können das oder die in diesem Schritt abgeschiedenen Metalle 104, ohne darauf beschränkt zu sein, Nickel, Cobalt, Titan, Platin und Kombinationen enthalten, die mindestens eines der vorhergehenden Metalle enthalten. Gemäß einer beispielhaften Ausführungsform wird das Metall 104 unter Verwendung einer Technik wie beispielsweise (ohne darauf beschränkt zu sein) Verdampfen oder Sputtern abgeschieden. Die Menge des abgeschiedenen Metalls 104 hängt von der Dicke des III-V-Materials 102 ab. Wie im Folgenden ausführlich beschrieben wird das Metall 104 dabei zum Bilden einer Legierung (z. B. durch Tempern) mit dem III-V-Material 102 verwendet, sodass sich zwischen der Legierung und dem verbleibenden III-V-Material eine Grenzfläche bildet.
  • Im Folgenden werden spezielle beispielhafte Ausführungsarten beschrieben, wobei die vorliegenden Techniken zum Bilden eines selbstjustierten Source- und Drain-Kontakts in einer III-V-FET-Einheit angewendet werden. In diesem Fall kann das gesamte oder ein Teil des III-V-Materials in dem Source- und Drain-Bereich der Einheit zur Reaktion mit dem Metall gebracht werden, um die Legierung zu bilden. Wenn das III-V-Material während des Bildungsprozesses der Legierung vollständig verbraucht wird, handelt es sich bei der oben beschriebenen Grenzfläche um eine vertikale Grenzfläche zwischen der Legierung und dem III-V-Material in dem Kanalbereich. Dieser Spezialfall wird im Folgenden ausführlicher beschrieben. Bei der (zum Beispiel in 1 bis 5 beschriebenen) allgemeineren Ausführungsform, die die vorliegenden Techniken beschreibt, wird jedoch davon ausgegangen, dass die Legierung unter Verwendung eines oberen Teils des III-V-Materials 102 gebildet wird und ein restlicher Teil des III-V-Materials unterhalb der Legierung zurückbleibt, der bei der Reaktion nicht umgesetzt wurde, und dass die Grenzfläche zwischen der Legierung und dem zurückbleibenden III-V-Material gebildet wird. Diese Grenzfläche ist eine horizontale Grenzfläche zwischen der Legierung und dem bei der Reaktion nicht umgesetzten III-V-Material, wie dies bei einer III-V-FET-Einheit (wie oben erwähnt und unten beschrieben) der Fall wäre, wo das III-V-Material in dem Source- und Drain-Bereich beim Prozess der Legierungsbildung nicht vollständig verbraucht wird. Somit liegt im Fall einer III-V-FET-Einheit, bei der ein Teil des III-V-Materials unterhalb der Legierung zurückbleibt, der bei der Reaktion nicht umgesetzt wurde, zwischen der Legierung und dem bei der Reaktion nicht umgesetzten III-V-Material sowohl eine vertikale als auch eine horizontale Grenzfläche vor. Siehe zum Beispiel 8 und 12.
  • Sodann wird ein Temperprozess des Metalls 104 und des III-V-Materials 102 durchgeführt, um das Metall 104 mit einem oberen Teil des III-V-Materials 102 zur Reaktion zu bringen und so eine Metall-III-V-Legierungsschicht 106 zu bilden. Siehe 3. Gemäß einer beispielhaften Ausführungsform wird der Temperprozess unter Verwendung eines Prozesses wie beispielsweise, ohne darauf beschränkt zu sein, schnelles thermisches Tempern (RTA), Ofentempern oder Lasertempern bei einer Temperatur von ungefähr 60 Grad Celsius (°C) bis ungefähr 800°C (z. B. von 80°C bis ungefähr 400°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden (z. B. von ungefähr 1 Sekunde bis ungefähr 60 Minuten) durchgeführt. Das gesamte bei der Reaktion nicht umgesetzte Metall 104 kann zum Beispiel unter Verwendung eines Nassätzprozesses selektiv entfernt werden. Geeignete Nassätzprozesse beinhalten, ohne darauf beschränkt zu sein, Chlorwasserstoffsäure (HCl), Fluorwasserstoffsäure, Piranha (Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2)) oder eine RCA-Standardreinigung. Diese Technik zum Abscheiden von Metall und Tempern bewirkt die Bildung eines selbstjustierten Kontakts (d. h. die Bildung ohne Verwendung einer Maske), da die Metall-III-V-Legierungsschicht 106 (der Kontakt) nur dort gebildet wird, wo das Metall 104 auf dem III-V-Material 102 abgeschieden ist.
  • Um den Kontaktwiderstand zwischen der Metall-III-V-Legierungsschicht 106 (dem Kontakt) und dem darunterliegenden III-V-Material 102 (z. B. dem Kanalmaterial) zu verringern, werden eine oder mehrere Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 106 und dem darunterliegenden III-V-Material 102 eingebracht. Das geschieht dadurch, dass zuerst die eine oder mehrere Verunreinigungen in die Metall-III-V-Legierungsschicht 106 implantiert werden. Siehe 4. Der hierin gebrauchte Begriff „Verunreinigung” betrifft allgemein ein oder mehrere beliebige Elemente, die in die Metall-III-V-Legierungsschicht implantiert und zu der Grenzfläche (siehe unten) diffundiert werden können, um den Kontaktwiderstand zu verringern. Dotanden werden als eine Art von Verunreinigung angesehen, die gemäß den vorliegenden Techniken verwendet werden können. Beispielsweise werden bei einer beispielhaften Ausführungsform als Verunreinigung ein oder mehrere Dotanden verwendet, darunter, ohne darauf beschränkt zu sein, Silicium (Si), Germanium (Ge), Zinn (Sn) und Kombinationen, die mindestens eines der vorhergehenden Elemente enthalten. Es können auch andere Verunreinigungen verwendet werden, die die passende Austrittsarbeit aufweisen. Dazu gehören, ohne darauf beschränkt zu sein, Metalle wie beispielsweise Erbium (Er), Ytterbium (Yb), Platin (Pt) und Kombinationen, die mindestens eines der vorhergehenden Elemente enthalten. Es werden flache Implantationen verwendet, um sicherzustellen, dass die eine oder mehreren Verunreinigungen auf die Metall-III-V-Legierungsschicht 106 begrenzt bleiben.
  • Sodann wird ein Temperprozess der Metall-III-V-Legierungsschicht 106 und des darunterliegenden III-V-Materials 102 angewendet, um die eine oder mehreren Verunreinigungen zu der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 106 und dem darunterliegenden III-V-Material 102 zu diffundieren. Siehe 5. Gemäß einer beispielhaften Ausführungsform wird ein schneller thermischer Temperprozess (RTA), Ofentempern, dynamisches Oberflächentempern (DSA) oder Laserimpulstempern (LSA) angewendet. Beispielsweise wird dieser Temperschritt bei einer niedrigen Temperatur, z. B. von ungefähr 300°C bis ungefähr 600°C (z. B. von ungefähr 350°C bis ungefähr 450°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden, z. B. von ungefähr 1 Sekunde bis ungefähr 30 Minuten durchgeführt. Durch das Tempern bei niedriger Temperatur in dieser Phase wird sichergestellt, dass es höchstens zu einer vernachlässigbar geringen Diffusion der einen oder mehreren Verunreinigungen in das darunterliegende III-V-Material 102 kommt. Deshalb sammeln sich die eine oder mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 106 und dem darunterliegenden III-V-Material 102 an. Ein Vorteil des Temperns bei niedriger Temperatur besteht darin, dass das III-V-Material 102 und das Gate-Dielektrikum (siehe unten) nicht zerfällt. Durch Implantieren der einen oder mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 106 und dem darunterliegenden III-V-Material 102 wird der Kontaktwiderstand stark verringert (z. B. im Vergleich zu herkömmlichen wie dem in Kim beschriebenen Prozessen, deren Inhalt jeweils durch Bezugnahme hierin aufgenommen ist).
  • Wie oben erwähnt werden zwei beispielhafte Ausführungsarten der vorliegenden Techniken zum Bilden selbstjustierter Kontakte mit niedrigem Kontaktwiderstand dargestellt, wobei das III-V-Material als Kanalmaterial einer FET-Einheit dient. Das erste Beispiel wird unter Bezugnahme auf 6 bis 10 beschrieben.
  • 6 ist eine Querschnittsansicht, die eine III-V-FET-Einheit (d. h. eine FET-Einheit, bei der ein III-V-Material als Kanalmaterial verwendet wird) veranschaulicht, für die unter Verwendung der vorliegenden Techniken selbstjustierte Kontakte mit niedrigem Kontaktwiderstand gebildet werden. 6 zeigt, dass die III-V-FET-Einheit ein Substrat 602, eine Schicht aus III-V-Material, das als Kanal der Einheit (im Folgenden als „III-V-Kanalmaterial 604” bezeichnet) dient, auf dem Substrat 602 und eine Gate-Elektrode 606 oberhalb des III-V-Kanalmaterials 604 enthält. Allgemein enthält ein FET einen Source-Bereich und einen Drain-Bereich, die durch einen Kanal (in diesem Fall ein III-V-Material) miteinander verbunden werden, und eine Gate-Elektrode, die den Elektronenstrom durch den Kanal steuert.
  • Gemäß einer beispielhaften Ausführungsform dient ein Substrat aus Glas, Metall oder Kunststoff als Substrat 602. Das Substrat 602 kann auch aus einem Halbleitermaterial wie beispielsweise Silicium oder Silicium-Germanium gebildet werden. Beispielsweise weist das Substrat 602 eine Dicke von ungefähr 100 μm bis ungefähr 600 μm auf, z. B. ungefähr 500 μm.
  • Beispielhafte III-V-Materialien wurden oben angegeben. Das III-V-Material kann wie oben beschrieben als eine Einzelschicht (zum Beispiel aus Galliumarsenid) oder als Stapel von Schichten abgeschieden werden, wobei jede Schicht ein verschiedenes III-V-Material enthält. Gemäß einer beispielhaften Ausführungsform wird das III-V-Material 604 (oder III-V-Materialien im Fall mehrerer Schichten) unter Verwendung eines chemischen Gasphasenabscheidungsprozesses (CVD) wie beispielsweise metallorganische CVD (MOCVD) oder Molekularstrahlepitaxie (MBE) in einer Dicke von ungefähr 1 nm bis ungefähr 5 μm auf dem Substrat 602 abgeschieden.
  • Wie in 6 gezeigt kann die Gate-Elektrode 606 wahlweise durch ein Gate-Dielektrikum von dem III-V-Kanalmaterial 604 getrennt werden. Gemäß einer beispielhaften Ausführungsform handelt es sich bei der Gate-Elektrode 606 um eine metallische Gate-Elektrode (die, wie in der Technik bekannt, aus einer einzelnen oder mehreren Metallschichten bestehen kann) und bei dem Gate-Dielektrikum um eine einzelne Schicht eines dielektrischen Gate-Materials wie beispielsweise (ohne darauf beschränkt zu sein) Hafniumoxid, oder alternativ kann das Gate-Dielektrikum aus mehreren Schichten verschiedener dielektrischer Materialien bestehen. Zum Bilden der Gate-Elektrode werden das Gate-Material abgeschieden und dann lithografische Standardverfahren angewendet, um die Gate-Elektrode 606 zu strukturieren. Wie in 6 gezeigt, wird zum Strukturieren der Gate-Leitung zum Beispiel eine Hartmaske verwendet. Wie oben erwähnt kann es sich bei dem Gate-Material um ein oder mehrere Metalle handeln. Als geeignete Gate-Metalle kommen, ohne darauf beschränkt zu sein, Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Gold (Au), Titan (Ti), Aluminium (Al), Platin (Pt) und Kombinationen infrage, die mindestens eines der vorhergehenden Metalle enthalten.
  • Wie in 6 gezeigt, befinden sich an entgegengesetzten Seiten der Gate-Elektrode 606 Abstandsschichten. Gemäß einer beispielhaften Ausführungsform können die Abstandsschichten aus einem Nitridmaterial wie beispielsweise (ohne darauf beschränkt zu sein) Siliciumnitrid gebildet werden. Zum Bilden der Abstandsschichten werden Standardtechniken verwendet. Zum Beispiel kann das Material der Abstandsschichten flächendeckend auf der Struktur abgeschieden und dann strukturiert werden, um die Abstandsschichten zu bilden. Gemäß einer beispielhaften Ausführungsform werden die Abstandsschichten mit einer Dicke t1 von ungefähr 5 nm bis ungefähr 30 nm gebildet.
  • Gemäß einer im Folgenden dargestellten alternativen Ausführungsform werden dünnere Abstandsschichten verwendet, um die Source-/Drain-Kontakte möglichst nahe dem Kanal anzubringen. Einem Fachmann ist bekannt, wie der Bildungsprozess der Abstandsschichten so angepasst wird, dass Abstandsschichten einer gewünschten Dicke entstehen.
  • Dann werden der Source- und Drain-Bereich durch Implantieren eines oder mehrerer Dotanden in das III-V-Kanalmaterial 604 an entgegengesetzten Seiten der Gate-Elektrode 606 und dieser benachbart gebildet. Siehe 7. Beispielsweise kommen als geeignete Source-/Drain-Dotanden Silicium (n-Typ) und Kohlenstoff (p-Typ) infrage, ohne darauf beschränkt zu sein, wobei der jeweils verwendete Dotand von der zu bildenden Einheit abhängt (z. B. ein n-Kanal-FET bzw. ein p-Kanal-FET). Die implantierten Dotanden können durch einen Temperprozess zum Beispiel bei einer Temperatur von ungefähr 400°C bis ungefähr 1.000°C aktiviert werden.
  • Dann werden selbstjustierte Source- und Drain-Kontakte mit niedrigem Kontaktwiderstand unter Verwendung der oben in Verbindung mit der Beschreibung von 1 bis 5 beschriebenen Techniken gebildet. Dabei werden zu Beginn des Bildungsprozesses der Kontakte ein oder mehrere Metalle auf dem III-V-Kanalmaterial 604 in dem Source- und Drain-Bereich abgeschieden.
  • Wie oben ausführlich beschrieben gehören zu dem oder den in diesem Schritt abgeschiedenen geeigneten Metallen, ohne darauf beschränkt zu sein, Nickel, Cobalt, Titan und/oder Platin. Als geeignete Abscheidungstechniken kommt eine Verdampfungs- oder Sputtertechnik wie beispielsweise eine Elektronenstrahlverdampfung infrage, ohne darauf beschränkt zu sein. Sodann wird wie oben beschrieben ein Temperprozess durchgeführt, um das Metall mit einem oberen Teil des III-V-Kanalmaterials 604 zur Reaktion zu bringen und Metall-III-V-Legierungsschichten 802 zu bilden, die der Gate-Elektrode benachbart sind. Siehe 8. Gemäß einer beispielhaften Ausführungsform erfolgt das Tempern durch schnelles thermisches Tempern (RTA), Ofentempern oder Lasertempern, ohne darauf beschränkt zu sein, bei einer Temperatur von ungefähr 60°C bis ungefähr 800°C (z. B. von ungefähr 80°C bis ungefähr 400°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden (z. B. von ungefähr 1 Sekunde bis ungefähr 60 Sekunden).
  • Wie oben erwähnt, kann ein oder können alle III-V-Materialien in dem Source- und Drain-Bereich mit dem Metall zur Reaktion gebracht werden, um die Metall-III-V-Legierung zu bilden. 8 zeigt die beispielhafte Konfiguration, bei der nur ein (oberster) Teil des III-V-Materials in dem Source- und Drain-Bereich mit dem Metall zur Reaktion gebracht wird, um die Metall-III-V-Legierung zu bilden. Wie in 8 gezeigt werden dadurch eine horizontale Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden, bei der Reaktion nicht umgesetzten III-V-Material sowie eine vertikale Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem III-V-Material in dem Kanalbereich erzeugt. Alternativ gibt es, wenn das gesamte III-V-Material in dem Source- und Drain-Bereich mit dem Metall zur Reaktion gebracht wird, um die (nicht gezeigte) Metall-III-V-Legierung zu bilden, zwischen der Metall-III-V-Legierungsschicht und dem III-V-Material in dem Kanalbereich nur die vertikale Grenzfläche, da die Metall-III-V-Legierungsschicht in dem Source- und Drain-Bereich bis hinunter zu dem Substrat reicht.
  • Diese Technik durch Abscheiden von Metall und Tempern führt zu der Bildung eines selbstjustierten Kontakts, da sich die Metall-III-V-Legierungsschicht 802 (der Kontakt) nur dort bildet, wo das Metall auf dem III-V-Kanalmaterial 604 abgeschieden wurde. Das gesamte bei der Reaktion nicht umgesetzte Metall kann zum Beispiel unter Verwendung eines Nassätzprozesses (beispielsweise mit Chlorwasserstoffsäure (HCl), Fluorwasserstoffsäure, Piranha (Schwefelsäure (H2SO4)) und Wasserstoffperoxid (H2O2)) oder eine RCA-Standardreinigung entfernt werden.
  • Um den Kontaktwiderstand zwischen der Metall-III-V-Legierungsschicht 802 (dem Kontakt) und dem darunterliegenden III-V-Material 604 (z. B. dem Kanalmaterial) zu verringern, werden an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 802 und dem darunterliegenden III-V-Material 604 eine oder mehrere Verunreinigungen eingebracht. Dies wird dadurch erreicht, dass zuerst die eine oder die mehreren Verunreinigungen in die Metall-III-V-Legierungsschicht 802 implantiert werden. Siehe 9. Wie oben erwähnt betrifft der hierin gebrauchte Begriff „Verunreinigung” allgemein jedes oder alle Elemente, die in die Metall-III-V-Legierungsschicht implantiert und zu der Grenzfläche diffundiert werden können (siehe unten), um den Kontaktwiderstand zu verringern. Dotanden werden als eine Art von Verunreinigung angesehen, die gemäß den vorliegenden Techniken verwendet werden können. Beispielsweise werden gemäß einer beispielhaften Ausführungsform als Verunreinigung ein oder mehrere Dotanden verwendet, zu denen Silicium (Si), Germanium (Ge), Zinn (Sn) und Kombinationen gehören, die mindestens eines der vorhergehenden Elemente enthalten. Es können auch andere Verunreinigungen verwendet werden, die die passende Austrittsarbeit aufweisen. Hierzu gehören, ohne darauf beschränkt zu sein, Metalle wie beispielsweise Erbium (Er), Ytterbium (Yb), Platin (Pt) und Kombinationen, die mindestens eines der vorhergehenden Elemente enthalten. Es werden flache Implantationen verwendet, um sicherzustellen, dass die eine oder mehreren Verunreinigungen auf die Metall-III-V-Legierungsschicht 802 begrenzt bleiben.
  • Sodann wird ein Temperprozess durchgeführt, um die eine oder mehreren Verunreinigungen zu der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 802 und dem darunterliegenden III-V-Material 604 zu diffundieren. Siehe 10. Gemäß einer beispielhaften Ausführungsform kann ein RTA-Prozess, Ofentempern, DSA- oder LSA-Temperprozess verwendet werden. Wie oben erwähnt, wird dieser Temperschritt bei einer niedrigen Temperatur durchgeführt, z. B. von ungefähr 300°C bis ungefähr 600°C (z. B. von ungefähr 350°C bis ungefähr 450°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden, z. B. von 1 Sekunde bis ungefähr 30 Minuten, um sicherzustellen, dass es höchstens eine vernachlässigbar geringe Diffusion der einen oder mehreren Verunreinigungen in das darunterliegende III-V-Material 604 gibt. Deshalb sammeln sich die eine oder die mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 802 und dem darunterliegenden III-V-Material 604 an. Durch das Ansammeln der einen oder der mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 802 und dem darunterliegenden III-V-Material 604 wird der Kontaktwiderstand stark verringert (z. B. im Vergleich zu herkömmlichen wie den in del Alamo und Kim beschriebenen Prozessen, deren Inhalt jeweils durch Bezugnahme hierin aufgenommen ist). Damit ist die FET-Einheit fertiggestellt.
  • Nunmehr wird ein zweites Beispiel zum Bilden selbstjustierter Kontakte mit niedrigem Kontaktwiderstand bereitgestellt, bei dem das III-V-Material als Kanalmaterial einer FET-Einheit dient. Dieses zweite Beispiel wird unter Bezugnahme auf 11 bis 14 beschrieben. In diesem Beispiel werden Source- und Drain-Kontakte vom Schottky-Typ gebildet. Somit ist es (im Gegensatz zu dem oben beschriebenen Beispiel von 7) nicht erforderlich, den Source- und Drain-Bereich zu dotieren.
  • 11 ist eine Querschnittsansicht, die eine III-V-FET-Einheit (d. h. eine FET-Einheit, bei der als Kanalmaterial ein III-V-Material verwendet wird) veranschaulicht, für die unter Verwendung der vorliegenden Techniken selbstjustierte Kontakte mit niedrigem Kontaktwiderstand gebildet werden. Wie in 11 gezeigt enthält die III-V-FET-Einheit ein Substrat 1102, eine Schicht aus III-V-Material, die als Kanal der Einheit (im Folgenden als „III-V-Kanalmaterial 1104” bezeichnet) auf dem Substrat 1102 dient, und eine Gate-Elektrode 1106 oberhalb des III-V-Kanalmaterials 1104.
  • Gemäß einer beispielhaften Ausführungsform wird das Substrat 1102 aus einem Halbleitermaterial (oder aus Materialien, die aus mehreren Schichten von Oxiden und Halbleiterschichten bestehen) wie beispielsweise Silicium oder Silicium-Germanium oder einem III-V-Material auf einem Oxid gebildet.
  • Beispielhafte III-V-Materialien wurden oben angegeben. Gemäß der obigen Beschreibung kann das III-V-Material als einzelne Schicht (zum Beispiel aus Galliumarsenid) oder als Stapel von Schichten abgeschieden werden, wobei jede Schicht ein verschiedenes III-V-Material enthält. Gemäß einer beispielhaften Ausführungsform wird das III-V-Kanalmaterial 1104 (oder Materialien im Falle von Mehrfachschichten) unter Verwendung eines Prozesses wie beispielsweise (ohne darauf beschränkt zu sein) MOCVD oder MBE mit einer Dicke von ungefähr 2 nm bis ungefähr 5 μm auf dem Substrat 1102 abgeschieden. Ferner ist das Substrat 1104 im Gegensatz zu dem (oben) im ersten Beispiel verwendeten Substrat vorzugsweise extrem dünn. Ein dünnes Substrat kann Kriechströme von der Source- zur Drain-Elektrode verhindern. Gemäß einer beispielhaften Ausführungsform weist das Substrat 1104 eine Dicke von weniger als 10 nm, z. B. von ungefähr 2 nm bis ungefähr 10 nm auf.
  • 11 zeigt, dass die Gate-Elektrode 1106 durch ein Gate-Dielektrikum von dem III-V-Kanalmaterial 1104 getrennt werden kann. Gemäß einer beispielhaften Ausführungsform dient als Gate-Elektrode 1106 eine metallische Gate-Elektrode (die wie in der Technik bekannt aus einer einzelnen oder mehreren Metallschichten bestehen kann) und als Gate-Dielektrikum eine einzelne Schicht eines dielektrischen Gate-Materials wie beispielsweise (ohne darauf beschränkt zu sein) Hafniumoxid, oder alternativ kann das Gate-Dielektrikum aus mehreren Schichten verschiedener dielektrischer Materialien bestehen. Zum Bilden der Gate-Elektrode wird das Gate-Material abgeschieden, und dann werden lithografische Standardtechniken angewendet, um das Gate 1106 zu strukturieren. Wie in 11 gezeigt, wird zum Strukturieren der Gate-Leitung zum Beispiel eine Hartmaske verwendet. Wie oben erwähnt kann es sich bei dem Gate-Material um ein oder mehrere Metalle handeln. Als geeignete Gate-Metalle kommen, ohne darauf beschränkt zu sein, Titannitrid (TiN), Tantalnitrid (TaN), Wolfram (W), Gold (Au), Titan (Ti), Aluminium (Al), Platin (Pt) und Kombinationen infrage, die mindestens eines der vorhergehenden Metalle enthalten.
  • Wie in 11 gezeigt befinden sich an entgegengesetzten Seiten der Gate-Elektrode 1106 Gate-Abstandsschichten. Gemäß einer beispielhaften Ausführungsform werden die Abstandsschichten aus einem Nitridmaterial gebildet, beispielsweise (ohne darauf beschränkt zu sein) Siliciumnitrid. Zum Bilden der Abstandsschichten werden Standardtechniken verwendet. Zum Beispiel kann das Material der Abstandsschichten flächendeckend auf der Struktur abgeschieden und dann strukturiert werden, um die Abstandsschichten zu bilden. Da in diesem Fall Kontakte vom Schottky-Typ gebildet werden, ist es in diesem Fall wünschenswert, den Source- und Drain-Kontakt möglichst nahe dem Kanal anzubringen. Somit werden bei diesem Beispiel die Abstandsschichten mit einer Dicke t2 von weniger als 15 nm, z. B. von ungefähr 1 nm bis ungefähr 10 nm gebildet.
  • Dann werden selbstjustierte Source- und Drain-Kontakte mit niedrigem Kontaktwiderstand unter Verwendung der in Verbindung mit der obigen Beschreibung von 1 bis 5 beschriebenen Techniken gebildet. Hierzu werden zu Anfang des Bildungsprozesses der Kontakte ein oder mehrere Metalle auf dem III-V-Kanalmaterial 1104 an entgegengesetzten Seiten der Gate-Elektrode 1106 abgeschieden.
  • Wie oben ausführlich beschrieben kommen als geeignete in diesem Schritt abgeschiedene Metalle Nickel, Cobalt, Titan und/oder Platin infrage, ohne darauf beschränkt zu sein. Als geeignete Metallabscheidungstechniken kommt eine Verdampfungstechnik wie beispielsweise Elektronenstrahlverdampfung oder Sputtern infrage, ohne darauf beschränkt zu sein. Sodann wird wie oben beschrieben ein Temperprozess durchgeführt, um das Metall mit dem III-V-Kanalmaterial 1104 zur Reaktion zu bringen und Metall-III-V-Legierungsschichten 1202 zu bilden, die der Gate-Elektrode benachbart sind. Siehe 12. Gemäß einer beispielhaften Ausführungsform wird der Temperprozess unter Verwendung eines Prozesses durchgeführt, der das schnelle thermische Tempern (RTA), das Ofentempern oder das Lasertempern bei einer Temperatur von ungefähr 60°C bis ungefähr 800°C (z. B. von ungefähr 80°C bis ungefähr 400°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden (z. B. von ungefähr 1 Sekunde bis ungefähr 60 Minuten) beinhaltet, ohne darauf beschränkt zu sein.
  • Wie oben erwähnt kann das gesamte oder ein Teil des III-V-Materials in dem Source- und Drain-Bereich zur Reaktion mit dem Metall gebracht werden, um die Metall-III-V-Legierung zu bilden. 12 zeigt die beispielhafte Konfiguration, bei der nur ein (oberster) Teil des III-V-Materials in dem Source- und Drain-Bereich mit dem Metall reagiert hat, um die Metall-III-V-Legierung zu bilden. 12 zeigt, dass dadurch eine horizontale Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden, bei der Reaktion nicht umgesetzten III-V-Material sowie eine vertikale Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem III-V-Material in dem Kanalbereich gebildet werden. Alternativ gibt es, wenn das gesamte III-V-Material in dem Source- und Drain-Bereich mit dem Metall zur Reaktion gebracht wird, um die (nicht gezeigte) Metall-III-V-Legierung zu bilden, zwischen der Metall-III-V-Legierungsschicht und dem III-V-Material in dem Kanalbereich nur die vertikale Grenzfläche, da die Metall-III-V-Legierungsschicht in dem Source- und Drain-Bereich bis hinunter zu dem Substrat reicht.
  • Diese Technik durch Abscheiden von Metall und Tempern führt zu der Bildung eines selbstjustierten Kontakts, da sich die Metall-III-V-Legierungsschicht 1102 (der Kontakt) nur dort bildet, wo das Metall auf dem III-V-Kanalmaterial 1104 abgeschieden wurde. Das gesamte bei der Reaktion nicht umgesetzte Metall kann zum Beispiel unter Verwendung eines Nassätzprozesses (beispielsweise mit Chlorwasserstoffsäure (HCl), Fluorwasserstoffsäure, Piranha (Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2)) oder eine RCA-Standardreinigung entfernt werden.
  • Um den Kontaktwiderstand zwischen der Metall-III-V-Legierungsschicht 1202 (dem Kontakt) und dem darunterliegenden III-V-Material 1104 (z. B. dem Kanalmaterial) zu verringern, werden an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 1202 und dem darunterliegenden III-V-Material 1104 eine oder mehrere Verunreinigungen eingebracht. Dies wird dadurch erreicht, dass zuerst die eine oder die mehreren Verunreinigungen in die Metall-III-V-Legierungsschicht 1202 implantiert werden. Siehe 13. Wie oben erwähnt betrifft der hierin gebrauchte Begriff „Verunreinigung” allgemein jedes oder alle Elemente, die in die Metall-III-V-Legierungsschicht implantiert und zu der Grenzfläche diffundiert werden können (siehe unten), um den Kontaktwiderstand zu verringern. Dotanden werden als eine Art von Verunreinigung angesehen, die gemäß den vorliegenden Techniken verwendet werden können. Beispielsweise werden gemäß einer beispielhaften Ausführungsform als Verunreinigung ein oder mehrere Dotanden verwendet, zu denen Silicium (Si), Germanium (Ge), Zinn (Sn) und Kombinationen gehören, die mindestens eines der vorhergehenden Elemente enthalten. Es können auch andere Verunreinigungen verwendet werden, die die passende Austrittsarbeit aufweisen. Hierzu gehören, ohne darauf beschränkt zu sein, Metalle wie beispielsweise Erbium (Er), Ytterbium (Yb), Platin (Pt) und Kombinationen, die mindestens eines der vorhergehenden Elemente enthalten. Es werden flache Implantationen verwendet, um sicherzustellen, dass die Verunreinigungen auf die Metall-III-V-Legierungsschicht 1202 begrenzt bleiben.
  • Sodann wird ein Temperprozess durchgeführt, um die implantierten Dotanden zu der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 1202 und dem darunterliegenden III-V-Material 1104 zu diffundieren. Siehe 14. Gemäß einer beispielhaften Ausführungsform kann ein RTA-Prozess, Ofentempern, DSA- oder LSA-Temperprozess verwendet werden. Wie oben erwähnt, wird dieser Temperschritt bei einer niedrigen Temperatur durchgeführt, z. B. von ungefähr 300°C bis ungefähr 600°C (z. B. von ungefähr 350°C bis ungefähr 450°C) für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden, z. B. von 1 Sekunde bis ungefähr 30 Minuten, um sicherzustellen, dass es höchstens eine vernachlässigbar geringe Diffusion der einen oder mehreren Verunreinigungen in des darunterliegende III-V-Material 1104 gibt. Deshalb sammeln sich die eine oder die mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 1202 und dem darunterliegenden III-V-Material 1104 an. Durch das Ansammeln der einen oder der mehreren Verunreinigungen an der Grenzfläche zwischen der Metall-III-V-Legierungsschicht 1202 und dem darunterliegenden III-V-Material 1104 wird der Kontaktwiderstand stark verringert (z. B. im Vergleich zu herkömmlichen wie den in del Alamo und Kim beschriebenen Prozessen, deren Inhalt jeweils durch Bezugnahme hierin aufgenommen ist). Damit ist die FET-Einheit fertiggestellt.
  • 15 ist ein Diagramm, das die unter Verwendung der vorliegenden Techniken erreichten Leistungsparameter der Einheit veranschaulicht. In 15 ist der Abstand (gemessen in Mikrometern (μm)) auf der x-Achse und der Widerstand (R) (gemessen in Ohm) auf der y-Achse aufgetragen. 15 zeigt, dass Einheiten, bei denen eine Verunreinigung (in diesem Fall ein Germanium(Ge)-Dotand) in die Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material diffundiert wurde, durchweg einen verringerten Widerstand zeigten. Der Widerstand wurde bei diesem Beispiel unter Verwendung von Übertragungsleitungsmessungen (TIM) gemessen. TIM ist eine Technik, die zum Ermitteln des Kontaktwiderstands und des Flächenwiderstands angewendet wird. Die Technik beinhaltet das Herstellen einer Reihe von Metall-Halbleiter-Kontakten, die durch verschiedene Abstände voneinander getrennt sind (das sind die in 15 gezeigten Abstände). Prüfsonden werden an Kontaktpaare angelegt, und der Widerstand zwischen diesen wird durch Anlagen einer Spannung an die Kontakte und Messen des fließenden Stroms gemessen. Der Strom fließt von der ersten Prüfsonde in den Metallkontakt, durch den Metall-Halbleiter-Übergang, durch die Halbleiterfläche, wiederum durch den Metall-Halbleiter-Übergang (diesmal in der anderen Richtung) in den zweiten Kontakt. Der gemessene Widerstand ist gleich einer Linearkombination (Summe) des Kontaktwiderstands des ersten Kontakts, des Kontaktwiderstands des zweiten Kontakts und des Flächenwiderstands zwischen den Kontakten.
  • Gemäß der obigen Beschreibung weisen Einheiten mit Kontakten, die unter Verwendung der vorliegenden Techniken hergestellt wurden, vorteilhaft einen deutlich verringerten Kontaktwiderstand im Vergleich zu herkömmlichen wie beispielsweise den in del Alamo und Kim beschriebenen Ansätzen auf. Beispielsweise werden gemäß einer beispielhaften Ausführungsform unter Verwendung der vorliegenden Techniken Einheiten mit Source- und Drain-Kontakten mit einem Kontaktwiderstand von ungefähr 1 × 10–5 Ohmcm2 bis ungefähr 1 × 10–9 Ohmcm2 hergestellt.
  • Obwohl hierin anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben wurden, ist klar, dass die Erfindung nicht genau auf diese Ausführungsformen beschränkt ist und dass der Fachmann verschiedene weitere Änderungen und Modifikationen vornehmen kann, ohne vom Schutzumfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • del Alamo et al., „The Prospects for 10 nm III-V CMOS”, VLSI Technology Systems and Applications (VLSI-TSA), Internationales Symposium 2010, S. 166 bis 167 (April 2010) [0002]
    • Kim et al. in „Self-aligned metal Source/Drain InxGa1-xAs n-MOSFETs using NiInGaAs alloy”, IEDM 2010 [0003]
    • del Alamo [0003]
    • del Alamo und Kim [0046]
    • del Alamo und Kim [0058]
    • del Alamo und Kim [0060]

Claims (15)

  1. Verfahren zum Herstellen eines selbstjustierten Kontakts zu einem III-V-Material, wobei das Verfahren die Schritte aufweist: Abscheiden mindestens eines Metalls auf einer Oberfläche des III-V-Materials; Reagieren des mindestens einen Metalls mit einem oberen Teil des III-V-Materials, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt; Anwenden eines Ätzprozesses, um bei der Reaktion nicht umgesetzte Teile des mindestens einen Metalls selektiv zu entfernen; Implantieren mindestens einer Verunreinigung in die Metall-III-V-Legierungsschicht; und Diffundieren der mindestens einen in die Metall-III-V-Legierungsschicht implantierten Verunreinigung zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.
  2. Verfahren nach Anspruch 1, wobei das III-V-Material aus der Gruppe ausgewählt wird, die aus Aluminiumgalliumarsenid, Aluminiumgalliumnitrid, Aluminiumindiumarsenid, Aluminiumnitrid, Galliumantimonid, Galliumarsenid, Galliumnitrid, Indiumantimonid, Indiumarsenid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumnitrid, Indiumphosphid und Kombinationen besteht, die mindestens eines der vorhergehenden Materialien aufweisen und/oder wobei das mindestens eine Metall aus der Gruppe ausgewählt wird, die aus Nickel, Cobalt, Titan, Platin und Kombinationen besteht, die mindestens eines der vorhergehenden Metalle aufweisen.
  3. Verfahren nach Anspruch 1, wobei der Schritt des Reagierens des mindestens einen Metalls mit dem oberen Teil des III-V-Materials den Schritt aufweist: Tempern des mindestens einen Metalls und des III-V-Materials bei einer Temperatur von ungefähr 60°C bis ungefähr 800°C für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden.
  4. Verfahren nach Anspruch 3, wobei das mindestens eine Metall und das III-V-Material bei einer Temperatur von ungefähr 80°C bis ungefähr 400°C für eine Dauer von ungefähr 1 Sekunde bis ungefähr 60 Minuten getempert werden und/oder wobei der zum selektiven Entfernen der bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls angewendete Ätzprozess einen Nassätzprozess aufweist.
  5. Verfahren nach Anspruch 1, wobei die mindestens eine Verunreinigung mindestens einen Dotanden, der aus der Gruppe ausgewählt wird, die aus Silicium, Germanium, Zinn und Kombinationen besteht, die mindestens eines der vorhergehenden Elemente aufweisen, und/oder mindestens ein Metall aufweist, das aus der Gruppe ausgewählt wird, die aus Erbium, Ytterbium, Platin und Kombinationen besteht, die mindestens eines der vorhergehenden Metalle aufweisen.
  6. Verfahren nach Anspruch 1, wobei der Schritt des Diffundierens der mindestens einen Verunreinigung zu der Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem III-V-Material den Schritt aufweist: Tempern der Metall-III-V-Legierungsschicht und des III-V-Materials bei einer Temperatur von ungefähr 300°C bis ungefähr 600°C für eine Dauer von ungefähr 1 Millisekunde bis ungefähr 2 Stunden.
  7. Verfahren nach Anspruch 6, wobei die Metall-III-V-Legierungsschicht und das III-V-Material bei einer Temperatur von ungefähr 350°C bis ungefähr 450°C für eine Dauer von ungefähr 1 Sekunde bis ungefähr 30 Minuten getempert werden.
  8. Selbstjustierter Kontakt zu einem III-V-Material, der durch das Verfahren nach Anspruch 1 gebildet wird.
  9. Verfahren zum Herstellen einer Feldeffekttransistor(FET)-Einheit, wobei das Verfahren die Schritte aufweist: Abscheiden mindestens einer Schicht eines III-V-Kanalmaterials auf einem Substrat; Bilden einer Gate-Elektrode oberhalb des III-V-Kanalmaterials; Bilden von Abstandsschichten an entgegengesetzten Seiten der Gate-Elektrode; Abscheiden mindestens eines Metalls auf einer Oberfläche des III-V-Kanalmaterials; Reagieren des mindestens einen Metalls mit einem oberen Teil des III-V-Materials, um der Gate-Elektrode benachbarte Metall-III-V-Legierungsschichten zu bilden, die als selbstjustierter Source- und Drain-Kontakt der Einheit dienen; Anwenden eines Ätzprozesses, um alle bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls selektiv zu entfernen; Implantieren mindestens einer Verunreinigung in die Metall-III-V-Legierungsschichten; und Diffundieren der mindestens einen in die Metall-III-V-Legierungsschichten implantierten Verunreinigung zu einer Grenzfläche zwischen den Metall-III-V-Legierungsschichten und dem III-V-Material, um einen Kontaktwiderstand des selbstjustierten Source- und Drain-Kontakts zu verringern.
  10. Verfahren nach Anspruch 9, wobei das III-V-Kanalmaterial aus der Gruppe ausgewählt wird, die aus Aluminiumgalliumarsenid, Aluminiumgalliumnitrid, Aluminiumindiumarsenid, Aluminiumnitrid, Galliumantimonid, Galliumarsenid, Galliumnitrid, Indiumantimonid, Indiumarsenid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumnitrid, Indiumphosphid und Kombinationen besteht, die mindestens eines der vorhergehenden Materialien aufweisen.
  11. Verfahren nach Anspruch 9, wobei das Substrat ein Substrat aus Glas, Metall oder Kunststoff aufweist und/oder wobei das Substrat aus einem halbleitenden Material gebildet wird und/oder wobei das Substrat eine Dicke von ungefähr 2 nm bis ungefähr 10 nm aufweist und/oder wobei die Gate-Elektrode eine metallische Gate-Elektrode aufweist und/oder wobei die Gate-Elektrode durch ein Gate-Dielektrikum von dem III-V-Kanalmaterial getrennt wird und/oder wobei die Abstandsschichten eine Dicke von ungefähr 1 nm bis ungefähr 10 nm aufweisen und/oder wobei das mindestens eine Metall aus der Gruppe ausgewählt wird, die aus Nickel, Cobalt, Titan, Platin und Kombinationen besteht, die mindestens eines der vorhergehenden Metalle aufweisen.
  12. Verfahren nach Anspruch 9, wobei die mindestens eine Verunreinigung mindestens einen Dotanden, der aus der Gruppe ausgewählt wird, die aus Silicium, Germanium, Zinn und Kombinationen besteht, die mindestens eines der vorhergehenden Elemente aufweisen, und/oder mindestens ein Metall aufweist, das aus der Gruppe ausgewählt wird, die aus Erbium, Ytterbium, Platin und Kombinationen besteht, die mindestens eines der vorhergehenden Metalle aufweisen.
  13. Verfahren nach Anspruch 9, das ferner die Schritte aufweist: Implantieren eines oder mehrerer Source- und Drain-Dotanden in das der Gate-Elektrode benachbarte III-V-Kanalmaterial; und Aktivieren des einen oder der mehreren in das III-V-Kanalmaterial implantierten Source- und Drain-Dotanden.
  14. FET-Einheit, die aufweist: mindestens eine Schicht eines III-V-Kanalmaterials auf einem Substrat; eine Gate-Elektrode oberhalb des III-V-Kanalmaterials; Abstandsschichten an entgegengesetzten Seiten der Gate-Elektrode; in dem III-V-Material gebildete, der Gate-Elektrode benachbarte Metall-III-V-Legierungsschichten, die als selbstjustierter Source- und Drain-Kontakt der Einheit dienen; und mindestens eine implantierte Verunreinigung an einer Grenzfläche zwischen den Metall-III-V-Legierungsschichten und dem III-V-Material, wobei die mindestens eine implantierte Verunreinigung dazu dient, einen Kontaktwiderstand des selbstjustierten Source- und Drain-Kontakts zu verringern.
  15. FET-Einheit nach Anspruch 14, wobei der selbstjustierte Source- und Drain-Kontakt jeweils einen Kontaktwiderstand von ungefähr 1 × 10–5 Ohmcm2 bis ungefähr 1 × 10–9 ohmcm2 aufweisen.
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