WO2018162323A1 - Strahlungsemittierender halbleiterchip - Google Patents

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WO2018162323A1
WO2018162323A1 PCT/EP2018/055071 EP2018055071W WO2018162323A1 WO 2018162323 A1 WO2018162323 A1 WO 2018162323A1 EP 2018055071 W EP2018055071 W EP 2018055071W WO 2018162323 A1 WO2018162323 A1 WO 2018162323A1
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WO
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carrier
semiconductor chip
radiation
doped
layer
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PCT/EP2018/055071
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English (en)
French (fr)
Inventor
Roland Heinrich Enzmann
Lorenzo Zini
Christian Müller
Original Assignee
Osram Opto Semiconductors Gmbh
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Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to US16/471,249 priority Critical patent/US11031534B2/en
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies

Definitions

  • the present application has for its object to provide a semiconductor chip whose epitaxial
  • Semiconductor layer sequence is particularly well insulated electrically against its back.
  • This task is performed by a radiation-emitting
  • the latter comprises a carrier having a first main area and a second main area, that of the first main area
  • Carrier around a silicon carrier which has silicon or consists of silicon.
  • the carrier is intended to mechanically close the epitaxial half-burier layer sequence
  • the epitaxial semiconductor layer sequence has a thickness of between 10 microns and 30 microns inclusive, while the carrier may have a thickness of about 100 microns.
  • Radiation-emitting semiconductor chips comprises this one epitaxial semiconductor layer sequence with an active zone, the electromagnetic in the operation of the semiconductor chip
  • the electromagnetic radiation generated in the active zone is preferably from a
  • the epitaxial semiconductor layer sequence of the semiconductor chip is preferably on the first main surface of the carrier
  • the marriage history can be a
  • Adhesive layer or a solder layer act.
  • the radiation-emitting semiconductor chip comprises two electrical contacts for electrical contacting of the semiconductor chip, which are preferably located on a front side of the semiconductor chip
  • the front side of the semiconductor chip faces a rear side of the semiconductor chip, which is generally the second main surface of the semiconductor chip
  • Carrier comprises and for mounting the semiconductor chip
  • the carrier preferably has an n-doped layer and a p-doped layer, which form a pn junction.
  • a reverse direction of the pn junction extends from the first main surface of the carrier to the second main surface of the carrier.
  • the pn junction isolates the
  • the p-doped layer preferably has a thickness between 200 nanometers inclusive and 4 micrometers inclusive, while the n-type doped layer preferably has a thickness of at least 5 micrometers.
  • the n-doped layer has wafer thickness, for example, about 100 microns.
  • the n-doped layer preferably comprises silicon or is formed of silicon into which an n-type dopant is introduced.
  • the n-doped layer has, for example, one of the following materials as an n-dopant: phosphorus, arsenic.
  • the p-doped layer preferably comprises silicon or is formed of silicon, in which a p-type dopant is introduced.
  • the p-doped layer has, for example Bohr as p-doping.
  • the n-doped layer preferably has one
  • the p-doped layer preferably has one
  • the carrier has a vertical region which extends parallel to the first main surface of the carrier
  • the vertical region is formed within an edge region of the carrier, but side surfaces of the carrier are formed by the p-doped layer and the n-doped layer of the carrier Carrier are formed.
  • the vertical area preferably extends completely within the carrier.
  • the vertical region preferably has a width of between 5 microns and 100 microns inclusive.
  • the vertical area has a width of about 10 microns.
  • a vertical region, which is designed to be electrically insulating, has, for example, an extension in the vertical direction between
  • the electrically insulating including 5 microns and including 100 microns.
  • the electrically insulating including 5 microns and including 100 microns.
  • vertical area has a dimension in the vertical direction of about 10 microns.
  • a vertical region which is designed to be doped, likewise has an extension in vertical, for example
  • the doped vertical region also has an extent in the vertical direction of about 10 microns.
  • a vertical region, which has a doping, can be produced, for example, by means of ion implantation, while a vertical region, which is designed to be electrically insulating, can be produced, for example, by means of an STI process (English for "shallow trench isolation"). Process are usually first trenches generated in the carrier, for example by
  • a vertical region which is designed to be insulating, can advantageously be made more compact than a vertical region which is designed to be doped. In this way, the area of the semiconductor chip can be optimized.
  • the vertical region extends within the edge region of the carrier and closes the central one
  • the vertical region may be annular.
  • the vertical region may, in a plan view of the first main surface of the carrier, form a closed ring along the edge region of the first main surface of the carrier and
  • the central volume area of the carrier is special
  • the p-doped layer locally forms the first major surface of the carrier and the n-doped layer in places the second major surface of the carrier, while the vertical region is n-doped.
  • the n-doped layer it is also possible for the n-doped layer to locally form the first main surface of the carrier and the p-doped layer locally the second main surface of the carrier. The vertical area is in this case formed p-doped.
  • the carrier is formed by the p-type layer, the n-type layer and the vertical region.
  • Radiation-emitting semiconductor chips penetrates the vertical region of the carrier along the side surfaces of the Vehicle not complete.
  • the vertical area it is possible, in particular, for the vertical area to be the pn junction of the
  • the vertical region preferably terminates inside the carrier, preferably without piercing the pn junction of the carrier.
  • the vertical area preferably terminates inside the carrier, preferably without piercing the pn junction of the carrier.
  • n-doped or p-doped preferably formed n-doped or p-doped.
  • the remainder of the first major surface of the carrier is in this case preferably formed by the material of the p-doped layer of the carrier.
  • the vertical region is doped p-type, so that the surface area of the first
  • Main surface of the carrier is formed by the p-doped material of the vertical region. The rest of the first
  • the main surface of the carrier is preferably formed by the material of the n-doped layer of the carrier.
  • Support formed by the material of the vertical region is particularly preferably applied a dielectric layer.
  • the dielectric layer is standing
  • the dielectric layer covers the
  • the remaining first major surface of the carrier, and in particular a central one Surface area of the first main surface of the carrier, in this case are preferably free of the dielectric layer.
  • the central surface area is bounded by the vertical area. The central surface area forms the
  • the dielectric layer is in direct contact with the surface area of the carrier.
  • the dielectric layer may comprise, for example, one of the following materials or consist of one of the following materials: Si0 2 , SiN, AlN, Al 2 O 3 , diamond-like carbon, CaF.
  • the thickness of the dielectric layer is more preferably between 50 nanometers and 500 nanometers inclusive.
  • the dielectric layer is introduced from the first main surface of the carrier in the vertical region, so that the dielectric layer is flush with the surface of the carrier. This can be produced for example by means of thermal oxidation of the vertical region.
  • Main surface of the carrier is formed completely flat and so the epitaxial semiconductor layer sequence can be particularly easily applied to the first main surface of the carrier.
  • the metallic layer is in direct contact with the dielectric layer.
  • the metallic layer leaves the Dielectric layer in places free. The remaining first major surface of the carrier and in particular the central
  • Surface area of the carrier are in this case preferably free of the metallic layer.
  • the metallic layer may for example comprise one of the following materials or consist of one of the following materials: Al, Ti, Pt, Au, Ni, Pd, Cu, Cr.
  • the metallic layer is constructed as a layer sequence of a plurality of metallic individual layers. For example, one is
  • the metallic layer preferably has a thickness between and including 10 nanometers and
  • the vertical region is n-doped or p-doped and, together with the dielectric layer and the metallic layer, forms a self-blocking MOSFET (short metal oxide semiconductor field-effect transistor) in the edge region of the carrier is usually from
  • semiconductor chips are particularly effective against the epitaxial semiconductor layer sequence electrically isolated.
  • the vertical region is electrically insulating and penetrates the pn junction of the carrier. Also in this way can leakage currents over the side surfaces of the Carriers can be at least reduced with advantage and the
  • Rear side of the semiconductor chip are particularly effective electrically isolated against the epitaxial semiconductor layer sequence. It is also possible that the vertical
  • an electrically insulating layer is provided between the first main surface of the carrier and the epitaxial semiconductor layer sequence starting from the side surfaces of the semiconductor chip
  • epitaxial semiconductor layer sequence the vertical region, preferably completely.
  • Semiconductor layer sequence has a cross-sectional area that is equal to the cross-sectional area of the carrier.
  • the electrically insulating layer in this case advantageously contributes to the electrical insulation of the
  • epitaxial semiconductor layer sequence of the arranged under the electrically insulating layer material is particularly preferably an electrical
  • the electrically insulating Layer preferably completely covers the metallic layer, while the remainder of the first main surface of the carrier is preferably free of the electrically insulating layer.
  • the electrically insulating layer is preferably in direct contact with the metallic layer.
  • the epitaxial semiconductor layer sequence covers the vertical region, preferably completely.
  • the electrically insulating layer may comprise, for example, one of the following materials or consist of one of the following materials: Si0 2 , SiN, AlN, Al 2 O 3 , diamond-like carbon, CaF.
  • Layer is more preferably between 50 nanometers inclusive and 500 nanometers inclusive.
  • the remaining first main surface of the carrier is preferably free of the epitaxial semiconductor layer sequence.
  • the epitaxial covers
  • the vertical region preferably not.
  • the present semiconductor chip is based on the idea of an epitaxial semiconductor layer sequence of the semiconductor chip by inserting a vertical region into a carrier with a pn junction particularly well from a back side of the semiconductor chip
  • the central volume region of the carrier is preferably formed by the p-doped layer and the n-doped layer forming the pn junction, which provides electrical isolation of the epitaxial semiconductor layer sequence from the back side of the semiconductor chip at least within the central
  • the present invention is in such
  • Figure 1 shows a schematic sectional view of a
  • Figure 2 shows a schematic plan view of the
  • Figures 3 to 5 show a schematic
  • FIG. 1 has a carrier 1 with an n-doped layer 2 and a p-doped layer 3.
  • the n-doped layer 2 and the p-doped layer 3 form a pn junction 4.
  • the pn junction 4 has a reverse direction D, which extends from a first main surface 5 of the carrier 1 to a second main surface 6 of the carrier 1, wherein the first main surface 5 of the second
  • Main area 6 is opposite.
  • the p-doped layer 3 forms the first in places
  • the carrier 1 comprises a vertical region 7, which in the present case is n-doped.
  • the vertical region 7 extends, starting from the first main surface 5 of the carrier 1, parallel to the side surfaces of the carrier 1 through its pn junction 4.
  • Dielectric layer 8 completely covers the surface area and leaves the remaining first main surface 5 of the carrier 1 completely free.
  • a metallic layer 9 is applied to the first main surface 5 of the carrier 1, which partially covers the dielectric layer 8.
  • An epitaxial semiconductor layer sequence 10 with the aid of a bonding layer 11 is applied to a central surface area of the substrate 1.
  • the central surface area of the carrier 1 is bounded by the vertical area 7.
  • the edge region of the first main surface 5 is free of the epitaxial semiconductor layer sequence 10.
  • the epitaxial semiconductor layer sequence 10 comprises an active zone 12 which generates electromagnetic radiation during operation and two electrical contacts 13, 14 which are arranged on a front side of the semiconductor chip.
  • Front side of the semiconductor chip in this case comprises a
  • Radiation exit surface 15 is emitted in the active zone 12 during operation generated electromagnetic radiation.
  • the central volume region of the carrier 1 is formed by the self-blocking pn junction 4, which is formed by the p-doped layer 3 and the n-doped layer 2.
  • the epitaxial semiconductor layer sequence 10 is particularly good against a Rear side of the semiconductor chip electrically isolated.
  • vertical region 7 forms a closed ring around the central volume region of the carrier in its edge region.
  • the radiation-emitting semiconductor chip according to FIGS. 1 and 2 has a vertical region 7 which is n-doped and extends within the p-doped layer 2 of the carrier 1 along its side surfaces. However, the vertical region 7 does not completely penetrate the pn junction 4 of the carrier 1. Rather, the vertical region 7 ends within the p-doped layer 2.
  • a dielectric layer 8 is introduced into the vertical region 7, which forms a planar surface with the first main surface 5 of the carrier 1.
  • a metallic layer 9 is applied to the first main surface 5 of the carrier 1, which partially covers the dielectric layer 8 and
  • the vertical region 7 forms together with the dielectric layer 8 and the
  • an electrically insulating layer 17 is applied, which completely covers the metallic layer 9.
  • the insulating layer 17 provides electrical insulation between the epitaxial
  • Embodiment of Figure 3 has a cross-sectional area which is equal to the cross-sectional area of the carrier 1.
  • the side surfaces of the epitaxial semiconductor layer sequence are flush with the side surfaces of the carrier 1.
  • Main surface 6 completely penetrates. Especially
  • Embodiment the pn junction 4 of the carrier. 1
  • the vertical region 7 is formed by silicon dioxide in the semiconductor chip according to FIG. The epitaxial
  • the exemplary embodiment of FIG. 5 has an electrically insulating vertical region 7 which penetrates the pn junction 4 of the carrier 1 but does not extend as far as the second main surface 6 of the carrier 1, but rather in FIG The interior of the n-doped layer 2 ends. Furthermore, the epitaxial semiconductor layer sequence 10 in FIG. 5
  • an electrically insulating layer 17 is arranged, which completely covers the vertical portion 7.

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Abstract

Es wird ein strahlungsemittierender Halbleiterchip miteinem Träger(1) mit einer ersten Hauptfläche (5) und einer zweiten Hauptfläche (6), die der ersten Hauptfläche (5) gegenüber liegtangegeben. Der strahlungsemittierende Halbleiterchip umfasst zudem eine epitaktische Halbleiterschichtenfolge(10) mit einer aktiven Zone(12), die im Betrieb elektromagnetische Strahlung erzeugt,wobei die epitaktische Halbleiterschichtenfolge (10) auf die erste Hauptfläche (5) des Trägers (1) aufgebracht ist. Weiterhin umfasst der strahlungsemittierende Halbleiterchip zwei elektrischen Kontakten(13, 14), die an einer Vorderseite des Halbleiterchips angeordnet sind. Der Träger(1)weist eine n-dotierte(2)und eine p-dotierte Schicht (3) auf, die einen pn-Übergang (4) ausbilden. Außerdem weist der Träger(1) einenvertikalen Bereich(7) auf, der ausgehend von der ersten Hauptfläche (5) des Trägers (1) parallel zu Seitenflächen des Trägers (1) verläuft und der n-dotiert, p-dotiert oder elektrisch isolierend ausgebildet ist.

Description

Beschreibung
STRAHLUNGSEMI IERENDER HALBLEITERCHIP Es wird ein strahlungsemittierender Halbleiterchip angegeben.
Die vorliegende Anmeldung macht es sich zur Aufgabe, einen Halbleiterchip anzugeben, dessen epitaktische
Halbleiterschichtenfolge besonders gut gegen seine Rückseite elektrisch isoliert ist.
Diese Aufgabe wird durch einen strahlungsemittierenden
Halbleiterchip mit den Merkmalen des Patentanspruchs 1 gelöst .
Vorteilhafte Ausführungsformen und Weiterbildungen des
Halbleiterchips sind in den abhängigen Ansprüchen angegeben.
Gemäß zumindest einer Ausführungsform des Halbleiterchips umfasst dieser einen Träger mit einer ersten Hauptfläche und einer zweiten Hauptfläche, die der ersten Hauptfläche
gegenüber liegt. Beispielsweise handelt es sich bei dem
Träger um einen Siliziumträger, der Silizium aufweist oder aus Silizium besteht. Der Träger ist dafür vorgesehen, die epitaktische Halbeliterschichtenfolge mechanisch zu
stabilisieren, die in der Regel zu dünn ist, um alleine freitragend zu sein. Beispielsweise weist die epitaktische Halbleiterschichtenfolge eine Dicke zwischen einschließlich 10 Mikrometer und einschließlich 30 Mikrometer, während der Träger eine Dicke von etwa 100 Mikrometer aufweisen kann.
Gemäß einer weiteren Ausführungsform des
Strahlungsemittierenden Halbleiterchips umfasst dieser eine epitaktische Halbleiterschichtenfolge mit einer aktiven Zone, die im Betrieb des Halbleiterchips elektromagnetische
Strahlung erzeugt. Die elektromagnetische Strahlung, die in der aktiven Zone erzeugt wird, wird bevorzugt von einer
Strahlungsaustrittsfläche des Halbleiterchips ausgesandt.
Die epitaktische Halbleiterschichtenfolge des Halbleiterchips ist bevorzugt auf die erste Hauptfläche des Trägers
aufgebracht. Beispielsweise ist die epitaktische
Halbleiterschichtenfolge mit einer Fügeschicht auf den Träger aufgebracht. Bei der Fügeschicht kann es sich um eine
Klebstoffschicht oder eine Lotschicht handeln.
Weiterhin umfasst der Strahlungsemittierende Halbleiterchip zwei elektrische Kontakte zur elektrischen Kontaktierung des Halbleiterchips, die bevorzugt an einer Vorderseite des
Halbleiterchips angeordnet sind. Die Vorderseite des
Halbleiterchips umfasst hierbei neben den elektrischen
Kontakten auch die Strahlungsaustrittsfläche. Die Vorderseite des Halbleiterchips liegt einer Rückseite des Halbleiterchips gegenüber, die in der Regel die zweite Hauptfläche des
Trägers umfasst und zur Montage des Halbleiterchips
vorgesehen sein kann. Der Träger weist bevorzugt eine n-dotierte Schicht und eine p-dotierte Schicht auf, die einen pn-Übergang ausbilden. In der Regel verläuft eine Sperrrichtung des pn-Übergangs von der ersten Hauptfläche des Trägers zur zweiten Hauptfläche des Trägers. Der pn-Übergang isoliert hierbei die
epitaktische Halbleiterschichtenfolge zumindest innerhalb eines zentralen Volumenbereichs des Trägers gegenüber der Rückseite des Halbleiterchips. Die p-dotierte Schicht weist bevorzugt eine Dicke zwischen einschließlich 200 Nanometer und einschließlich 4 Mikrometer auf, während die n-dotierte Schicht bevorzugt eine Dicke von mindestens 5 Mikrometer aufweist. Beispielsweise weist die n- dotierte Schicht Waferdicke auf, beispielsweise etwa ungefähr 100 Mikrometer.
Die n-dotierte Schicht weist bevorzugt Silizium auf oder ist aus Silizium gebildet, in das ein n-Dotierstoff eingebracht ist. Die n-dotierte Schicht weist beispielsweise eines der folgenden Materialien als n-Dotierstoff auf: Phosphor, Arsen.
Die p-dotierte Schicht weist bevorzugt Silizium auf oder ist aus Silizium gebildet, in das ein p-Dotierstoff eingebracht ist. Die p-dotierte Schicht weist beispielsweise Bohr als p- Dotierung auf.
Die n-dotierte Schicht weist bevorzugt eine
Dotierstoffkonzentration zwischen einschließlich 1012 cm-3 und einschließlich 1014 cm-3 auf.
Die p-dotierte Schicht weist bevorzugt eine
Dotierstoffkonzentration zwischen einschließlich 1015 cm-3 und einschließlich 1018 cm-3 auf.
Gemäß einer weiteren Ausführungsform des Halbleiterchips weist der Träger einen vertikalen Bereich auf, der ausgehend von der ersten Hauptfläche des Trägers parallel zu
Seitenflächen des Trägers verläuft und der n-dotiert, p- dotiert oder elektrisch isolierend ausgebildet ist. Bevorzugt ist der vertikale Bereich innerhalb eines Randbereichs des Trägers ausgebildet, wobei jedoch Seitenflächen des Trägers durch die p-dotierte Schicht und die n-dotierte Schicht des Trägers gebildet sind. Mit anderen Worten verläuft der vertikale Bereich bis auf einen Oberflächenbereich der ersten Hauptfläche, der durch Material des vertikalen Bereichs gebildet ist, bevorzugt vollständig innerhalb des Trägers.
Der vertikale Bereich weist bevorzugt eine Breite zwischen einschließlich 5 Mikrometer und einschließlich 100 Mikrometer auf. Beispielsweise weist der vertikale Bereich eine Breite von ungefähr 10 Mikrometer auf. Ein vertikaler Bereich, der elektrisch isolierend ausgebildet ist, weist beispielsweise eine Erstreckung in vertikaler Richtung zwischen
einschließlich 5 Mikrometer und einschließlich 100 Mikrometer auf. Beispielsweise weist der elektrisch isolierende
vertikale Bereich eine Erstreckung in vertikaler Richtung von ungefähr 10 Mikrometer auf.
Ein vertikaler Bereich, der dotiert ausgebildet ist, weist ebenfalls beispielsweise eine Erstreckung in vertikaler
Richtung zwischen einschließlich 5 Mikrometer und
einschließlich 100 Mikrometer auf. Beispielsweise weist der dotierte vertikale Bereich ebenfalls eine Erstreckung in vertikaler Richtung von ungefähr 10 Mikrometer auf.
Ein vertikaler Bereich, der eine Dotierung aufweist, kann beispielsweise mittels Ionenimplantation erzeugt werden, während ein vertikaler Bereich, der elektrisch isolierend ausgebildet ist, beispielsweise mittels eines STI-Prozesses (Englisch für „shallow trench isoliation") erzeugt werden kann. Bei einem STI-Prozess werden in der Regel zunächst Gräben in dem Träger erzeugt, beispielsweise durch
nasschemisches Ätzen, die dann mit einem dielektrischen
Material, wie Si02, gefüllt werden, um den vertikalen Bereich zu bilden. Schließlich kann der Träger rückgeschliffen werden, um eine gewünschte Dicke des Trägers einzustellen. Ein vertikaler Bereich, der isolierend ausgebildet ist, kann mit Vorteil kompakter ausgebildet werden als ein vertikaler Bereich der dotiert ausgebildet ist. Auf diese Art und Weise kann die Fläche des Halbleiterchips optimiert werden.
Besonders bevorzugt verläuft der vertikale Bereich innerhalb des Randbereichs des Trägers und schließt den zentralen
Volumenbereich des Trägers vollständig ein. Beispielsweise kann der vertikale Bereich ringförmig ausgebildet sein. Der vertikale Bereich kann in einer Draufsicht auf die erste Hauptfläche des Trägers einen geschlossenen Ring entlang des Randbereichs der ersten Hauptfläche des Trägers und
gegebenenfalls der zweiten Hauptfläche des Trägers ausbilden. Der zentrale Volumenbereich des Trägers ist besonders
bevorzugt durch das Material der p-dotierten Schicht oder durch das Material der n-dotierten Schicht gebildet. Beispielsweise bildet die p-dotierte Schicht stellenweise die erste Hauptfläche des Trägers und die n-dotierte Schicht stellenweise die zweite Hauptfläche des Trägers aus, während der vertikale Bereich n-dotiert ausgebildet ist. Alternativ ist es auch möglich, dass die n-dotierte Schicht stellenweise die erste Hauptfläche des Trägers und die p-dotierte Schicht stellenweise die zweite Hauptfläche des Trägers ausbildet. Der vertikale Bereich ist hierbei p-dotiert ausgebildet.
Beispielsweise ist der Träger durch die p-dotierte Schicht, die n-dotierte Schicht und den vertikalen Bereich gebildet.
Gemäß einer weiteren Ausführungsform des
Strahlungsemittierenden Halbleiterchips durchdringt der vertikale Bereich den Träger entlang der Seitenflächen des Trägers nicht vollständig. Hierbei ist es insbesondere möglich, dass der vertikale Bereich den pn-Übergang des
Trägers nicht vollständig durchdringt. Mit anderen Worten endet der vertikale Bereich bevorzugt im Inneren des Trägers, bevorzugt ohne den pn-Übergang des Trägers zu durchstoßen. Bei dieser Ausführungsform ist der vertikale Bereich
bevorzugt n-dotiert oder p-dotiert ausgebildet.
Gemäß einer Ausführungsform des Halbleiterchips ist ein
Oberflächenbereich der ersten Hauptfläche des Trägers durch das Material des vertikalen Bereichs gebildet. Ist der vertikale Bereich n-dotiert, so ist der Oberflächenbereich der ersten Hauptfläche des Trägers durch das n-dotierte
Material des vertikalen Bereichs gebildet. Der Rest der ersten Hauptfläche des Trägers ist in diesem Fall bevorzugt durch das Material der p-dotierten Schicht des Trägers gebildet .
Alternativ ist es auch möglich, dass der vertikale Bereich p- dotiert ist, so dass der Oberflächenbereich der ersten
Hauptfläche des Trägers durch das p-dotierte Material des vertikalen Bereichs gebildet ist. Der Rest der ersten
Hauptfläche des Trägers ist in diesem Fall bevorzugt durch das Material der n-dotierten Schicht des Trägers gebildet.
Auf dem Oberflächenbereich der ersten Hauptfläche des
Trägers, der durch das Material des vertikalen Bereichs gebildet ist, ist besonders bevorzugt eine dielektrische Schicht aufgebracht. Die dielektrische Schicht steht
bevorzugt in direktem Kontakt mit dem vertikalen Bereich. Bevorzugt überdeckt die dielektrische Schicht den
Oberflächenbereich des Trägers vollständig. Die restliche erste Hauptfläche des Trägers, und insbesondere ein zentraler Oberflächenbereich der ersten Hauptfläche des Trägers, sind hierbei bevorzugt frei von der dielektrischen Schicht. Der zentrale Oberflächenbereich wird von dem vertikalen Bereich begrenzt. Der zentrale Oberflächenbereich bildet die
Oberfläche des zentralen Volumenbereichs aus. Ebenfalls bevorzugt steht die dielektrische Schicht in direktem Kontakt mit dem Oberflächenbereich des Trägers.
Die dielektrische Schicht kann beispielsweise eines der folgenden Materialien aufweisen oder aus einem der folgenden Materialen bestehen: Si02, SiN, A1N, AI2O3, diamond-like carbon, CaF. Die Dicke der dielektrischen Schicht liegt besonders bevorzugt zwischen einschließlich 50 Nanometer und einschließlich 500 Nanometer.
Es ist auch möglich, dass die dielektrische Schicht ausgehend von der ersten Hauptfläche des Trägers in den vertikalen Bereich eingebracht ist, sodass die dielektrische Schicht mit der Oberfläche des Trägers bündig abschließt. Dies kann beispielsweise mittels thermischen Oxidieren des vertikalen Bereichs erzeugt werden. Diese Ausführungsform des
Halbleiterchips weist den Vorteil auf, dass die erste
Hauptfläche des Trägers vollständig plan ausgebildet ist und so die epitaktische Halbleiterschichtenfolge besonders einfach auf die erste Hauptfläche des Trägers aufgebracht werden kann.
Besonders bevorzugt ist ausgehend von den Seitenflächen des Trägers auf die erste Hauptfläche des Trägers, eine
metallische Schicht aufgebracht, die die dielektrische
Schicht teilweise überdeckt. Bevorzugt steht die metallische Schicht in direktem Kontakt mit der dielektrischen Schicht. Besonders bevorzugt lässt die metallische Schicht hierbei die dielektrische Schicht stellenweise frei. Die restliche erste Hauptfläche des Trägers und insbesondere der zentrale
Oberflächenbereich des Trägers sind hierbei bevorzugt frei von der metallischen Schicht.
Die metallische Schicht kann beispielsweise eines der folgenden Materialien aufweisen oder aus einem der folgenden Materialien bestehen: AI, Ti, Pt, Au, Ni, Pd, Cu, Cr.
Weiterhin ist es auch möglich, dass die metallische Schicht als eine Schichtenfolge aus einer Vielzahl metallischer Einzelschichten aufgebaut ist. Beispielsweise ist eine
Schichtenfolge Ti/Pt/Au für eine derartige metallische
Schicht geeignet. Die metallische Schicht weist bevorzugt eine Dicke zwischen einschließlich 10 Nanometer und
einschließlich 200 Nanometer auf.
Gemäß einer besonders bevorzugten Ausführungsform des
Strahlungsemittierenden Halbleiterchips ist der vertikale Bereich n-dotiert oder p-dotiert und bildet zusammen mit der dielektrischen Schicht und der metallischen Schicht einen selbstsperrenden MOSFET (MOSFET kurz für „Metall-Oxid- Halbleiter-Feldeffekttransistor") im Randbereich des Trägers aus. Ein selbstsperrender MOSFET ist in der Regel vom
Anreicherungstyp. Auf diese Art und Weise können Leckströme über die Seitenflächen des Trägers besonders bevorzugt zumindest verringert werden und die Rückseite des
Halbleiterchips besonders effektiv gegen die epitaktische Halbleiterschichtenfolge elektrisch isoliert werden. Gemäß einer weiteren Ausführungsform des Halbleiterchips ist der vertikale Bereich elektrisch isolierend ausgebildet und durchdringt den pn-Übergang des Trägers. Auch auf diese Art und Weise können Leckströme über die Seitenflächen des Trägers mit Vorteil zumindest verringert werden und die
Rückseite des Halbleiterchips besonders effektiv gegen die epitaktische Halbleiterschichtenfolge elektrisch isoliert werden. Hierbei ist es auch möglich, dass der vertikale
Bereich den Träger von der ersten Hauptfläche zur zweiten Hauptfläche vollständig durchdringt.
Gemäß einer Ausführungsform des Halbleiterchips ist zwischen der ersten Hauptfläche des Trägers und der epitaktischen Halbleiterschichtenfolge ausgehend von den Seitenflächen des Halbleiterchips eine elektrisch isolierende Schicht
angeordnet, die den vertikalen Bereich überdeckt, ebenfalls bevorzugt vollständig. Hierbei überdeckt auch die
epitaktische Halbleiterschichtenfolge den vertikalen Bereich, bevorzugt vollständig.
Beispielsweise weist die epitaktische
Halbleiterschichtenfolge eine Querschnittsfläche auf, die gleich ist zu der Querschnittsfläche des Trägers.
Seitenflächen der epitaktischen Halbleiterschichtenfolge schließen hierbei bevorzugt mit den Seitenflächen des Trägers bündig ab. Ein Halbleiterchip bei dem die epitaktische
Halbleiterschichtenfolge eine Querschnittsfläche aufweist, die der des Trägers entspricht, ist in der Regel besonders einfach zu fertigen. Die elektrisch isolierende Schicht trägt hierbei mit Vorteil zur elektrischen Isolierung der
epitaktischen Halbleiterschichtenfolge von dem unter der elektrisch isolierenden Schicht angeordneten Material bei. Insbesondere bei Verwendung einer metallischen Schicht, die einen MOSFET mit weiteren Elementen des Halbleiterchips bilden kann, ist besonders bevorzugt eine elektrisch
isolierende Schicht verwendet. Die elektrisch isolierende Schicht überdeckt hierbei die metallische Schicht bevorzugt vollständig, während der Rest der ersten Hauptfläche des Trägers bevorzugt frei ist von der elektrisch isolierenden Schicht. Die elektrisch isolierende Schicht steht hierbei bevorzugt in direktem Kontakt mit der metallischen Schicht. Die epitaktische Halbleiterschichtenfolge überdeckt hierbei den vertikalen Bereich, bevorzugt vollständig.
Die elektrisch isolierende Schicht kann beispielsweise eines der folgenden Materialien aufweisen oder aus einem der folgenden Materialen bestehen: Si02, SiN, A1N, AI2O3, diamond- like carbon, CaF. Die Dicke der elektrisch isolierenden
Schicht liegt besonders bevorzugt zwischen einschließlich 50 Nanometer und einschließlich 500 Nanometer.
Gemäß einer weiteren Ausführungsform des Halbleiterchips ist es auch möglich, dass die epitaktische
Halbleiterschichtenfolge nur auf einen zentralen
Oberflächenbereich der ersten Hauptfläche des Trägers
aufgebracht ist, der von dem vertikalen Bereich begrenzt ist. Die restliche erste Hauptfläche des Trägers ist bevorzugt frei von der epitaktischen Halbleiterschichtenfolge.
Insbesondere überdeckt die epitaktische
Halbleiterschichtenfolge hierbei den vertikalen Bereich bevorzugt nicht.
Der vorliegende Halbleiterchip basiert auf der Idee, eine epitaktische Halbleiterschichtenfolge des Halbleiterchips durch Einführen eines vertikalen Bereichs in einen Träger mit einem pn-Übergang besonders gut von einer Rückseite des
Halbleiterchips elektrisch zu isolieren. Der zentrale Volumenbereich des Trägers wird bevorzugt durch die p-dotierte Schicht und die n-dotierte Schicht gebildet, die den pn-Übergang ausbilden, der eine elektrische Isolation der epitaktische Halbleiterschichtenfolge von der Rückseite des Halbleiterchips zumindest innerhalb des zentralen
Volumenbereichs erzielt. Um Leckströme über Seitenflächen des Halbleiterchips zu verhindern, wird eine Strukturierung des Trägers im Randbereich des Trägers vorgenommen. Insbesondere Strahlungsemittierende Halbleiterchips mit guten
Hochstromeigenschaften und geringen Zuleitungswiderständen, die vergleichsweise dicke metallische
Stromzuleitungsschichten aufweisen, sind anfällig für
Leckströme über die Seitenflächen aufgrund von
Metallverunreinigungen, die durch den Trennprozess entstehen. Folglich ist die vorliegende Erfindung bei derartigen
Halbleiterchips besonders vorteilhaft.
Weitere vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen.
Figur 1 zeigt eine schematische Schnittdarstellung eines
Strahlungsemittierenden Halbleiterchips gemäß einem ersten Ausführungsbeispiel.
Figur 2 zeigt eine schematische Draufsicht auf den
Strahlungsemittierenden Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 1. Die Figuren 3 bis 5 zeigen eine schematische
Schnittdarstellung eines Strahlungsemittierenden Halbleiterchips gemäß jeweils einem
Ausführungsbeispiel . Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
Der strahlungsemittierende Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 1 weist einen Träger 1 mit einer n-dotierten Schicht 2 und einer p-dotierten Schicht 3 auf. Die n-dotierte Schicht 2 und die p-dotierte Schicht 3 bilden einen pn-Übergang 4 aus. Der pn-Übergang 4 weist eine Sperrrichtung D auf, die von einer ersten Hauptfläche 5 des Trägers 1 zu einer zweiten Hauptfläche 6 des Trägers 1 verläuft, wobei die erste Hauptfläche 5 der zweiten
Hauptfläche 6 gegenüber liegt.
Die p-dotierte Schicht 3 bildet stellenweise die erste
Hauptfläche 5 des Trägers 1 aus, während die n-dotierte
Schicht 2 zumindest stellenweise die zweite Hauptfläche 6 des Trägers 1 ausbildet. Weiterhin umfasst der Träger 1 einen vertikalen Bereich 7, der vorliegend n-dotiert ist. Der vertikale Bereich 7 erstreckt sich, ausgehend von der ersten Hauptfläche 5 des Trägers 1, parallel zu den Seitenflächen des Trägers 1 durch dessen pn-Übergang 4.
Auf einen Oberflächenbereich des Trägers 1, der durch
Material des n-dotierten vertikalen Bereichs 7 gebildet ist, ist eine dielektrische Schicht 8 aufgebracht. Die
dielektrische Schicht 8 bedeckt den Oberflächenbereich vollständig und lässt die restliche erste Hauptfläche 5 des Trägers 1 vollständig frei. Ausgehend von den Seitenflächen des Trägers 1 ist eine metallische Schicht 9 auf die erste Hauptfläche 5 des Trägers 1 aufgebracht, die die dielektrische Schicht 8 teilweise überdeckt.
Auf einen zentralen Oberflächenbereich des Trägers 1 ist eine epitaktische Halbleiterschichtenfolge 10 mit Hilfe einer Fügeschicht 11 aufgebracht. Der zentrale Oberflächenbereich des Trägers 1 wird durch den vertikalen Bereich 7 begrenzt. Der Randbereich der ersten Hauptfläche 5 ist hingegen frei von der epitaktischen Halbleiterschichtenfolge 10.
Die epitaktische Halbleiterschichtenfolge 10 umfasst eine aktive Zone 12, die im Betrieb elektromagnetische Strahlung erzeugt und zwei elektrische Kontakte 13, 14, die an einer Vorderseite des Halbleiterchips angeordnet sind. Die
Vorderseite des Halbleiterchips umfasst hierbei eine
Strahlungsaustrittsfläche 15 des Halbleiterchips und liegt der zweiten Hauptfläche 6 des Trägers 1 gegenüber. Von der
Strahlungsaustrittsfläche 15 wird die in der aktiven Zone 12 im Betrieb erzeugte elektromagnetische Strahlung ausgesandt.
Der vertikale Bereich 7 bildet bei dem Ausführungsbeispiel der Figur 1 zusammen mit der dielektrischen Schicht 8 und der metallischen Schicht 9 im Randbereich des Trägers 1 einen selbstsperrenden MOSFET 16 aus, der mit Vorteil die Bildung von Leckströmen über die Seitenflächen des Trägers 1
zumindest verringert. Der zentrale Volumenbereich des Trägers 1 ist durch den selbstsperrenden pn-Übergang 4 gebildet, der durch die p-dotierte Schicht 3 und die n-dotierte Schicht 2 gebildet ist. Auf diese Art und Weise ist die epitaktische Halbleiterschichtenfolge 10 besonders gut gegen eine Rückseite des Halbleiterchips elektrisch isoliert. Die
Rückseite des Halbleiterchips liegt hierbei seiner
Vorderseite gegenüber. Wie in der Draufsicht der Figur 2 auf den
Strahlungsemittierenden Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 1 zu sehen, bildet der
vertikale Bereich 7 einen geschlossenen Ring um den zentralen Volumenbereich des Trägers in dessen Randbereich aus.
Der strahlungsemittierende Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 3 weist wie der
Strahlungsemittierende Halbleiterchip gemäß der Figuren 1 und 2 einen vertikalen Bereich 7 auf, der n-dotiert ist und sich innerhalb der p-dotierten Schicht 2 des Trägers 1 entlang dessen Seitenflächen erstreckt. Allerdings durchdringt der vertikale Bereich 7 den pn-Übergang 4 des Trägers 1 nicht vollständig. Vielmehr endet der vertikale Bereich 7 innerhalb der p-dotierten Schicht 2.
Weiterhin ist ausgehend von der ersten Hauptfläche 5 des Trägers 1 eine dielektrische Schicht 8 in den vertikalen Bereich 7 eingebracht, die mit der ersten Hauptfläche 5 des Trägers 1 eine plane Oberfläche ausbildet. Ausgehend von den Seitenflächen des Trägers 1 ist eine metallische Schicht 9 auf die erste Hauptfläche 5 des Trägers 1 aufgebracht, die die dielektrische Schicht 8 teilweise überdeckt und
stellenweise frei lässt. Der vertikale Bereich 7 bildet zusammen mit der dielektrischen Schicht 8 und der
metallischen Schicht 9 einen selbstsperrenden MOSFET 16 im Randbereich des Trägers 1 aus, der Leckströme über die
Seitenflächen des Trägers 1 zumindest verringert. Auf die metallische Schicht 9 ist eine elektrisch isolierende Schicht 17 aufgebracht, die die metallische Schicht 9 vollständig überdeckt. Die isolierende Schicht 17 stellt eine elektrische Isolierung zwischen der epitaktischen
Halbleiterschichtenfolge 10 und der metallischen Schicht 9 her .
Im Unterschied zu dem Halbleiterchip gemäß dem
Ausführungsbeispiel der Figuren 1 und 2 weist die
epitaktische Halbleiterschichtenfolge 10 des
Strahlungsemittierenden Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 3 eine Querschnittsfläche auf, die gleich der Querschnittsfläche des Trägers 1 ist. Die Seitenflächen der epitaktischen Halbleiterschichtenfolge schließen mit den Seitenflächen des Trägers 1 bündig ab.
Im Unterschied zu dem Halbleiterchip gemäß dem
Ausführungsbeispiel der Figuren 1 und 2 weist der
Strahlungsemittierende Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 4 einen vertikalen Bereich 7 auf, der elektrisch isolierend ausgebildet ist und den Träger 1 von seiner ersten Hauptfläche 5 zu seiner zweiten
Hauptfläche 6 vollständig durchdringt. Insbesondere
durchstößt der vertikale Bereich 7 bei diesem
Ausführungsbeispiel den pn-Übergang 4 des Trägers 1.
Der vertikale Bereich 7 ist bei dem Halbleiterchip gemäß der Figur 4 durch Siliziumdioxid gebildet. Die epitaktische
Halbleiterschichtenfolge 10 mit den beiden vorderseitigen Kontakten 13, 14 ist bei dem Strahlungsemittierenden
Halbleiterchip gemäß der Figur 4 innerhalb des zentralen Oberflächenbereichs, der von dem vertikalen Bereich 7 begrenzt wird, auf die erste Hauptfläche 5 des Trägers 1 aufgebracht .
Der Strahlungsemittierende Halbleiterchip gemäß dem
Ausführungsbeispiel der Figur 5 weist im Unterschied zu dem Strahlungsemittierenden Halbleiterchip gemäß der Figur 4 einen elektrisch isolierenden vertikalen Bereich 7 auf, der zwar den pn-Übergang 4 des Trägers 1 durchstößt, aber nicht bis zur zweiten Hauptfläche 6 des Trägers 1 hin verläuft, sondern im Inneren der n-dotierten Schicht 2 endet. Weiterhin weist die epitaktische Halbleiterschichtenfolge 10 im
Unterschied zu dem strahlungsemittierenden Halbleiterchip gemäß der Figur 4 eine Querschnittsfläche auf, die im
Wesentlichen der Querschnittsfläche des Trägers 1 entspricht. Um eine elektrische Isolierung zu dem vertikalen Bereich 7 zu erzeugen, ist zwischen der epitaktischen
Halbleiterschichtenfolge 10 und der ersten Hauptfläche 5 des Trägers 1 eine elektrisch isolierende Schicht 17 angeordnet, die den vertikalen Bereich 7 vollständig überdeckt.
Die vorliegende Anmeldung beansprucht die Priorität der deutschen Anmeldung DE 102017104735.2, deren
Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Die Erfindung ist nicht durch die Beschreibung anhand der
Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist. Bezugs zeichenliste
1 Träger
2 n-dotierte Schicht
3 p-dotierte Schicht
4 pn-Übergang
D Sperrrichtung
5 erste Hauptfläche des Trägers
6 zweite Hauptfläche des Trägers
7 vertikaler Bereich
8 dielektrische Schicht
9 metallische Schicht
10 epitaktische Halbleiterschichtenfolge
11 Fügeschicht
12 aktive Zone
13, 14 elektrische Kontakte
15 Strahlungsaustrittsfläche
16 MOSFET
17 elektrisch isolierende Schicht

Claims

Strahlungsemittierender Halbleiterchip mit:
- einem Träger (1) mit einer ersten Hauptfläche (5) und einer zweiten Hauptfläche (6), die der ersten
Hauptfläche (5) gegenüber liegt,
- einer epitaktischen Halbleiterschichtenfolge (10) mit einer aktiven Zone (12), die im Betrieb
elektromagnetische Strahlung erzeugt, wobei die
epitaktische Halbleiterschichtenfolge (10) auf die erste Hauptfläche (5) des Trägers (1) aufgebracht ist,
- zwei elektrischen Kontakten (13, 14), die an einer Vorderseite des Halbleiterchips angeordnet sind, wobei
- der Träger (1) eine n-dotierte (2) und eine p- dotierte Schicht (3) aufweist, die einen pn-Übergang (4) ausbilden,
- der Träger (1) einen vertikalen Bereich (7) aufweist, der ausgehend von der ersten Hauptfläche (5) des
Trägers (1) parallel zu Seitenflächen des Trägers (1) verläuft und der n-dotiert, p-dotiert oder elektrisch isolierend ausgebildet ist.
Strahlungsemittierender Halbleiterchip nach dem
vorherigen Anspruch, bei dem
der vertikale Bereich (7) innerhalb eines Randbereichs des Trägers (1) verläuft und einen zentralen
Volumenbereich des Trägers (1) vollständig einschließt.
Strahlungsemittierender Halbleiterchip nach einem der obigen Ansprüche, bei dem
der Träger (1) ein Siliziumträger ist. Strahlungsemittierender Halbleiterchip nach einem der obigen Ansprüche, bei dem
der vertikale Bereich (7) den Träger (1) entlang der Seitenflächen des Halbleiterchips nicht vollständig durchdringt .
Strahlungsemittierender Halbleiterchip nach einem der obigen Ansprüchen, bei dem
- ein Oberflächenbereich der ersten Hauptfläche (5) des Trägers (1) durch das Material des vertikalen Bereichs (7) gebildet ist, und
- auf den Oberflächenbereich der ersten Hauptfläche (5) des Trägers (1) eine dielektrische Schicht (8)
aufgebracht ist.
Strahlungsemittierender Halbleiterchip nach einem der Ansprüchen 1 bis 4, bei dem
in den vertikalen Bereich (7) ausgehend von der ersten Hauptfläche (5) des Trägers (1) eine dielektrische Schicht (8) eingebracht ist, so dass die dielektrische Schicht (8) mit der Oberfläche des Trägers (1) bündig abschließt .
Strahlungsemittierender Halbleiterchip nach einem der obigen Ansprüche, bei dem
die p-dotierte Schicht (3) stellenweise die erste
Hauptfläche (5) des Trägers (1) und die n-dotierte Schicht (2) stellenweise die zweite Hauptfläche (6) des Trägers (1) ausbildet, und
der vertikale Bereich (7) n-dotiert ausgebildet ist.
Strahlungsemittierender Halbleiterchip nach einem der Ansprüche 1 bis 6, bei dem die n-dotierte Schicht (2) stellenweise die erste
Hauptfläche (5) des Trägers (1) und die p-dotierte Schicht (3) stellenweise die zweite Hauptfläche (6) des Trägers (1) ausbildet, und
der vertikale Bereich (7) p-dotiert ausgebildet ist.
Strahlungsemittierender Halbleiterchip nach einem der Ansprüche 5 bis 6, bei dem
auf die erste Hauptfläche (5) des Trägers (1) ausgehend von den Seitenflächen des Trägers (1) eine metallische Schicht (9) aufgebracht ist, die die dielektrische Schicht (8) teilweise überdeckt.
Strahlungsemittierender Halbleiterchip nach dem
vorherigen Anspruch, bei dem
der vertikale Bereich (7) n-dotiert oder p-dotiert ist und zusammen mit der dielektrischen Schicht (8) und der metallischen Schicht (9) einen selbstsperrenden MOSFET (16) ausbildet.
Strahlungsemittierender Halbleiterchip nach einem der Ansprüche 1 bis 6, bei dem
der vertikale Bereich (7) elektrisch isolierend
ausgebildet ist und den pn-Übergang (4) des Trägers (1) durchdringt .
Strahlungsemittierender Halbleiterchip nach einem der Ansprüche 1 bis 11, bei dem
- zwischen der ersten Hauptfläche (5) des Trägers (1) und der epitaktischen Halbleiterschichtenfolge (10) ausgehend von den Seitenflächen des Halbleiterchips eine elektrisch isolierende Schicht (17) angeordnet ist, die den vertikalen Bereich (7) überdeckt, und - die epitaktische Halbleiterschichtenfolge (10) auch den vertikalen Bereich (7) überdeckt.
13. Strahlungsemittierender Halbleiterchip nach dem
vorherigen Anspruch, bei dem
- der vertikale Bereich (7) n-dotiert oder p-dotiert ist und zusammen mit der dielektrischen Schicht (8) und der metallischen Schicht (9) einen selbstsperrenden MOSFET (16) ausbildet,
- die elektrisch isolierende Schicht (17) die
metallische Schicht (9) vollständig überdeckt und die restliche erste Hauptfläche (5) des Trägers (1) frei ist von der elektrisch isolierenden Schicht (17), und
- die epitaktische Halbleiterschichtenfolge (10) auch den vertikalen Bereich (7) überdeckt.
14. Strahlungsemittierender Halbleiterchip nach einem der Ansprüche 1 bis 11, bei dem
die epitaktische Halbleiterschichtenfolge (10) nur auf einen zentralen Oberflächenbereich der ersten
Hauptfläche (5) des Trägers (1) aufgebracht ist.
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