DE102011004475A1

DE102011004475A1 - Herstellungsverfahren für eine Halbleitereinrichtung

Info

Publication number: DE102011004475A1
Application number: DE102011004475A
Authority: DE
Inventors: Seiji Tokio Momota
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-02-23
Filing date: 2011-02-21
Publication date: 2011-08-25
Anticipated expiration: 2031-02-22
Also published as: JP2011176026A; DE102011004475B4; US20110207296A1; US8309409B2; CN102163552A; CN102163552B

Abstract

Gemäß der Erfindung weist ein Herstellungsverfahren für eine Halbleitereinrichtung folgende Schritte auf: Ausbilden eines zweiten Halbleiterbereichs von einer zweiten Leitfähigkeit auf einer Oberflächenschicht eines ersten Halbleiterbereichs von einer zweiten Leitfähigkeit wobei der zweite Halbleiterbereich eine Verunreinigungs- bzw. Dotierungskonzentration hat, die größer ist als die Konzentration des ersten Halbleiterbereichs; ausbilden eines Grabens, der den zweiten Halbleiterebereich zu dem ersten Halbleiterbereich durchdringt; Einbetten einer ersten Elektrode innerhalb des Grabens via einen Isolierfilm bzw. wobei die erste Elektrode von einem Isolierfilm umgeben wird, bei einer Höhe, die niedriger als eine Oberfläche des zweiten Halbleiterbereichs ist; Ausbilden eines Zwischenschichtisolierfilmes innerhalb des Grabens, der die erste Elektrode bedeckt bzw. umgibt; Zurücklassen des Zwischenschichtisolierfilms nur auf einer Oberfläche der ersten Elektrode; Entfernen es zweiten Halbleiterbereichs, dass die Oberfläche davon niedriger angeordnet ist als eine Schnittstelle bzw. Grenzfläche zwischen der ersten Elektrode und dem Zwischenschichtisolierfilm; und Ausbilden einer zweiten Elektrode, die in den zweiten Halbleiterbereich kontaktiert und benachbart zu einer ersten Elektrode via den Isolierfilm in dem Graben ist.

Description

Hintergrund der Erfindung
1. Bereich der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für eine Halbleitereinrichtung.
2. Beschreibung des Standes der Technik
Für Vorrichtungen zur Wandlung elektrischer Energie bzw. Leistung, die in elektrischen Fahrzeugen (EF), usw., verwendet werden, haben die am häufigsten verwendeten isolierten Gate-Halbleitereinrichtungen einen niedrigeren Energie- bzw. Leistungsverbrauch und werden in einer Weise betrieben, bei der die Spannung gesteuert wird. Isolierte Gate-Halbleitereinrichtungen sind als isoliert Gate-Feldeffekttransistoren (Metall-Oxid-Halbleiter-Feldeffekttransistoren) (MOSFET), als isolierter bipolarer Gate-Transistor (IGBT), usw., bekannt.
Die vorliegende Beschreibung und die begleitenden Darstellungen zeigen Schichten und Bereiche, die mit einem Präfix ”n” bzw. ”p” anzeigen, dass die Mehrzahl der Ladungsträger Elektronen bzw. Löcher sind. ”+” und ”–” sind an ein ”n” oder ein ”p” angehängt und deuten an, dass die Verunreinigungs- bzw. Dotierungskonzentration größer bzw. niedriger ist als bei Schichten und Bereichen, die ohne ”+” und ”–” gekennzeichnet sind.
Die 6 ist eine querschnittliche Ansicht einer herkömmlichen Halbleitereinrichtung. Ein MOSFET mit einer Graben- bzw. Senken-Gate-Struktur wird als eine herkömmliche isolierende Gate-Halbleitereinrichtung beschrieben. Ein Basisbereich 102 vom p-Typ ist auf einer Oberfläche eines Halbleitersubstrates, das einen Driftbereich 101 vom n^–-Typ ausbildet, angeordnet. Ein Graben bzw. eine Senke 103 ist vorgesehen, der bzw. die den Basisbereich 102 durchdringt und den Driftbereich 101 erreicht. Eine Gateelektrode 105 ist innerhalb des Grabens 103 über einen das Gate isolierenden Film bzw. Schicht 104 angeordnet. Ein Sourcebereich 106 vom n⁺-Typ ist selektiv auf einer Oberflächenschicht des Basisbereichs 102 angeordnet, um so mit dem Graben 103 in Kontakt zu sein. Eine Sourceelektrode 108 kontaktiert den Basisbereich 102 und den Sourcebereich 106. Die Sourceelektrode 108 wird elektrisch von der Gateelektrode 105 durch einen Zwischenschichtisolierfilm 107 isoliert. Eine Drainelektrode 109 ist auf der Rückseite des Halbleitersubstrats angeordnet.
Eine solche Halbleitereinrichtung arbeitet wie nachfolgend erläutert. Die Sourceelektrode 108 ist in einem Zustand, in dem sie an die Erde angeschlossen ist, oder in dem eine negative Spannung daran angelegt ist. Die Drainelektrode 109 ist in einem Zustand, in dem eine positive Spannung daran angelegt wird. Falls eine Spannung an die Gateelektrode 105 angelegt wird, die niedriger als die Schwellenspannung ist, fließt kein Strom zwischen der Source und der Drain weil p-n-Kontakt, der aus dem Basisbereich 102 und dem Driftbereich 101 hergestellt ist, invers vorgespannt bzw. voreingestellt ist. Deshalb bleibt die Halbleitereinrichtung in dem ausgeschalteten Zustand. Andererseits wird, falls eine Spannung, die die Schwellenspannung übersteigt, an die Gateelektrode 105 angelegt wird, ein Basisbereich 102 vom p-Typ von einem Bereich, der in Kontakt zu dem Graben 103 unterhalb des Sourcebereichs 106 ist, invertiert, um ein Kanal- bzw. Tunnelbereich vom n-Typ zu werden. Dies veranlasst ein Elektron, das die Sourceelektrode 108 verlässt dazu, zu der Drainelektrode 109 durch einen Bereich vom n-Typ, der aus dem Kanalbereich und dem Driftbereich 101 besteht bzw. diese aufweist, zu wandern und ein Strom fließt zwischen der Source und der Drain, wodurch die Halbleitereinrichtung eingeschaltet wird.
Die folgende Vorrichtung wird als eine derartige Halbleitereinrichtung vorgeschlagen. Eine MOS-Steuereinrichtung enthält: einen ersten Halbleiterbereich von einem ersten Leitfähigkeitstyp mit einer höheren Verunreinigungs- bzw. Dotierungsdichte, die eine erste Elektrode hat, die auf einer Hauptoberflächenseite ausgebildet ist; einen zweiten Halbleiterbereich von dem ersten Leitfähigkeitstyp, der einen ersten Kontakt zu der anderen Hauptoberflächenseite des ersten Halbleiterbereichs ausbildet; einen dritten Halbleiterbereich eines zweiten Leitfähigkeitstyps entgegengesetzt zu dem ersten Leitfähigkeitstyp, der eine Hauptoberflächenseite hat, die einen zweiten Kontakt mit dem zweiten Halbleiterbereich ausbildet; und einen Bereich, der eine zweite Elektrode aufweist, die auf einer Hauptoberflächenseite ausgebildet ist und die benachbart zu der anderen Hauptoberflächenseite des dritten Halbleiterbereichs ist; wobei der Bereich benachbart zu der anderen Hauptoberflächenseite des dritten Halbleiterbereichs ein Bereich einer Metall-Halbleiter-Legierungsschicht ist, die einen ohmschen Kontakt einer ganzen Oberfläche mit dem dritten Halbleiterbereich hat, der durch Infiltrieren bzw. Einbringen eines Metalls gebildet ist, das eine Funktion hat, um eine Menge an injizierten Trägern in den dritten Halbleiterbereich zu erhöhen, und die MOS-Steuereinrichtung weist eine Konstruktion mit einer MOS-Gate-Struktur und einer Gateelektrode auf, die ausgebildet sind, um sich von dem Bereich der Metall-Halbleiter-Legierungsschicht durch den dritten Halbleiterbereich zu dem zweiten Halbleiterbereich zu erstrecken, um eine Träger bzw. Ladungsträger von dem Bereich der Metall-Halbleiter-Legierungsschicht zu dem zweiten Halbleiterbereich zu befördern, in dem eine inverse Schicht auf einer Oberfläche des dritten Halbleiterbereiches unmittelbar unter dem MOS-Gate ausgebildet wird. Eine derartige Konfiguration ist auf eine Einrichtung von einer Grabenstruktur bzw. mit einer Grabenstruktur anwendbar (siehe z. B. die Japanische Patentoffenlegungsschrift Nr. 3375274 ).
Ein Verfahren zur Herstellung der herkömmlichen isolierten Gate-Halbleitereinrichtung, wie sie in 6 gezeigt ist, wird nachfolgend beschrieben. Der Basisbereich 102 vom p-Typ wird als erstes auf der Oberfläche des Halbleitersubstrates ausgebildet, wobei der Driftbereich 101 vom n^–-Typ ausgebildet wird. Der Graben 103 wird dann ausgebildet, wobei dieser den Basisbereich 102 durchdringt und den Driftbereich 101 erreicht. Die Gateelektrode 105 wird innerhalb des Grabens 103 via den Gateisolierfilm 104 bzw. von diesem umschlossen ausgebildet. Der Sourcebereich 106 vom n⁺-Typ wird selektiv auf der Oberflächenschicht des Basisbereichs 102 ausgebildet, um so in Kontakt zu dem Graben 103 zu sein. Der Zwischenschichtisolierfilm 107 wird selektiv auf der Oberfläche des Halbleitersubstrats ausgebildet, um eine Oberfläche der Gateelektrode 105 zu bedecken. Die Sourceelektrode 108 wird ausgebildet, um den Basisbereich 102 und den Sourcebereich 106 zu kontaktieren, und ist auf der Oberfläche des Halbleitersubstrats freigelegt. Die Drainelektrode 109, die in Kontakt zu dem Driftbereich 101 ist, ist auf der Rückseite des Halbleitersubstrates ausgebildet. Dies vervollständigt den MOSFET gemäß der in 6 dargestellten Graben-Gate-Struktur.
Jedoch werden in herkömmlichen Halbleitereinrichtungen mit isoliertem Gate, wie etwa einem MOSFET und einem IGBT, ein parasitäres Element, wie etwa ein parasitärer Bipolartransistor und ein parasitärer Thyristor gleichzeitig ausgebildet, zusätzlich zu ursprünglichen Bestandteilen der Halbleitereinrichtungen. Es ist wahrscheinlich, dass derartige parasitäre Elemente während abnormen Zeiten funktionieren, wie etwa wenn ein zu hoher Strom in den Halbleitereinrichtungen fließt. Es ist ein Problem, dass der Betrieb des parasitären Elements den Betrieb der ursprünglichen Halbleitereinrichtungen negativ beeinflusst.
Zum Beispiel wird in der in 6 dargestellten Halbleitereinrichtung ein parasitärer bipolarer Transistor 120 ausgebildet, der aus dem Driftbereich 101, dem Basisbereich 102 und dem Sourcebereich 106 hergestellt ist. Falls ein unnormaler Strom, wie etwa ein zu hoher Strom, in der Halbleitereinrichtung fließt und ein Spannungsabfall in einem Kanal- bzw. Tunnelbereich eine Vorwärtsspannung einer Siliziumdiode übersteigt, welche Vorwärtsspannung 0,7 Volt beträgt (weil eine voreingestellte Spannung der Diode 0,6 Volt beträgt), arbeitet der parasitäre, bipolare Transistor 121, wobei ein Einklinkeffekt und ein Kurzschluss verursacht werden. Die Funktion des parasitären, bipolaren Transistors 121 kann nicht gesteuert werden, in dem die Spannung gesteuert wird, die an die Gateelektrode 105 angelegt wird. Deshalb kann eine Zerstörung auftreten, falls die Halbleitereinrichtung einen Sicherheitsbetriebsbereich überschreitet.
Ein Verfahren das ein derartiges Problem meidet, ist bekannt, bei dem eine Größenverringerung erzielt wird, in dem der Sourcebereich 106 mit einer schmäleren Breite beispielsweise ausgebildet wird. Jedoch ist die Stromdichte in einer Halbleitereinrichtung, die auf diese Weise hergestellt wird, durch die Größenverringerung erhöht und es wird wahrscheinlicher, dass der parasitäre bipolare Transistor 123 betrieben wird. Ein anderes Verfahren ist bekannt, bei dem der Basisbereich 102 mit einer höheren Verunreinigungs- bzw. Dotierungskonzentration ausgebildet ist. Jedoch ist eine Halbleitereinrichtung, die auf diese Weise hergestellt wird, nicht dazu in der Lage, den Kanal- bzw. Tunnelbereich in einem eingeschalteten Zustand hinreichend zu invertieren. Deshalb wird die Einschaltspannung problematisch erhöht. Ein derartiges Problem tritt auch bei einem IGBT mit der Graben-Gate-Struktur auf.
Um die Probleme herkömmlicher Technologien, die oben beschrieben worden sind zu lösen, ist es eine bevorzugte Aufgabe der vorliegenden Erfindung, Problemen im Stand der Technik wenigstens teilweise abzuhelfen und insbesondere ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung zu stellen die dazu in der Lage ist, die Einflüsse von parasitären Elementen zu beseitigen, die einen Driftbereich, einen Basisbereich und einen Source-/Emitter-Bereich aufweisen. Eine andere bevorzugte Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung einer Halbleitereinrichtung zur Verfügung zu stellen, das dazu in der Lage ist, die Erhöhung der Einspeisspannung zu vermeiden.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, den im Stand der Technik enthaltenen Nachteilen zumindest teilweise Abhilfe zu verschaffen.
Gemäß einem Gesichtspunkt der Erfindung enthält ein Verfahren zur Herstellung einer Halbleitereinrichtung Folgendes: Ein zweiter Halbleiterbereich eines zweiten Leitfähigkeitstyps wird auf einer Oberflächenschicht eines ersten Halbleiterbereichs eines ersten Leitfähigkeitstyps ausgebildet, wobei der zweite Halbleiterbereich eine Verunreinigungskonzentration bzw. eine Dotierungskonzentration hat, die größer als die der ersten Halbleiterschicht ist; ein Graben wird ausgebildet, der den zweiten Halbleiterbereich durchdringt, um den ersten Halbleiterbereich zu erreichen; eine erste Elektrode wird innerhalb des Grabens via bzw. über einen isolierenden Film bzw. eine Isolierschicht eingebettet, wobei die erste Elektrode nicht die gleiche Höhe wie eine Oberfläche des zweiten Halbleiterbereichs erreicht; innerhalb des Grabens wird ein Zwischenschichtisolierfilm bzw. eine Zwischenschichtisolierlage ausgebildet, die die erste Elektrode bedeckt; der Zwischenlagenisolierfilm wird nur auf einer Oberfläche der ersten Elektrode zurückgelassen; der zweite Halbleiterbereich wird derart entfernt, dass die Oberfläche des zweiten Halbleiterbereiches niedriger angeordnet ist als eine Schnittstelle zwischen der ersten Elektrode und dem Zwischenschichtisolierfilm; und eine zweite Elektrode wird ausgebildet, die den zweiten Halbleiterbereich kontaktiert, wobei die zweite Elektrode benachbart zu der ersten Elektrode über bzw. via dem isolierenden Film ist, der auf einer Seitenwand des Grabens ausgebildet ist.
Die anderen Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden insbesondere in der nachfolgenden im Einzelnen dargelegten Beschreibung der Erfindung hervorgehoben bzw. daraus ersichtlich, wenn diese in Verbindung mit den begleitenden Darstellungen gelesen wird.
Gemäß der Erfindung weist ein Herstellungsverfahren für eine Halbleitereinrichtung folgende Schritte auf Ausbilden eines zweiten Halbleiterbereichs von einer zweiten Leitfähigkeit auf einer Oberflächenschicht eines ersten Halbleiterbereichs von einer zweiten Leitfähigkeit wobei der zweite Halbleiterbereich eine Verunreinigungs- bzw. Dotierungskonzentration hat, die größer ist als die Konzentration des ersten Halbleiterbereichs; ausbilden eines Grabens, der den zweiten Halbleiterebereich zu dem ersten Halbleiterbereich durchdringt; Einbetten einer ersten Elektrode innerhalb des Grabens via einen Isolierfilm bzw. wobei die erste Elektrode von einem Isolierfilm umgeben wird, bei einer Höhe, die niedriger als eine Oberfläche des zweiten Halbleiterbereichs ist; Ausbilden eines Zwischenschichtisolierfilmes innerhalb des Grabens, der die erste Elektrode bedeckt bzw. umgibt; Zurücklassen des Zwischenschichtisolierfilms nur auf einer Oberfläche der ersten Elektrode; Entfernen es zweiten Halbleiterbereichs, dass die Oberfläche davon niedriger angeordnet ist als eine Schnittstelle bzw. Grenzfläche zwischen der ersten Elektrode und dem Zwischenschichtisolierfilm; und Ausbilden einer zweiten Elektrode, die in den zweiten Halbleiterbereich kontaktiert und benachbart zu einer ersten Elektrode via den Isolierfilm in dem Graben ist.
Kurzbeschreibung der Darstellungen
1 ist eine querschnittliche Ansicht einer Halbleitereinrichtung gemäß der Ausführungsform;
2 bis 5 sind querschnittliche Ansichten einer Halbleitereinrichtung und stellen ein Herstellungsverfahren gemäß der Ausführungsform dar; und
6 ist eine querschnittliche Ansicht einer herkömmlichen Halbleitereinrichtung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Bezugnehmend auf die begleitenden Darstellungen werden beispielhafte Ausführungsformen gemäß der vorliegenden Erfindung nachfolgend im Einzelnen erläutert. Im Hinblick auf die Ausführungsformen und Darstellungen sind gleichen Bestandteilen die gleichen Bezugsziffern gegeben worden und redundante Erläuterungen werden weggelassen.
Die 1 ist eine querschnittliche Ansicht einer Halbleitereinrichtung gemäß der Erfindung. Die in 1 dargestellte Halbleitereinrichtung weist einen Basisbereich 2 vom p-Typ (Typ einer zweiten Leitfähigkeit) auf, der auf einer Oberflächenschicht eines Halbleitersubstrats angeordnet ist, das einen Driftbereich 1 vom n^–-Typ (erster Leitfähigkeitstyp) bildet. Der Basisbereich 2 weist eine Verunreinigungs- bzw. Dotierungskonzentration auf, die größer als die des Driftbereichs 1 ist. Auf einer Frontoberfläche bzw. vorderen Oberfläche des Halbleitersubstrats ist eine Grabenstruktur, die einen Graben 3 aufweist, der den Basisbereich 2 durchdringt, um den Driftbereich 1 zu erreichen, angeordnet. Der Driftbereich 1 entspricht einem ersten Halbleiterbereich. Der Basisbereich 2 entspricht einem zweiten Halbleiterbereich.
Eine Gateelektrode 5 ist innerhalb des Grabens 3 über bzw. via einen Gate-Isolierfilm 4 angeordnet. Der Gate-Isolierfilm 4 und die Gateelektrode 5 erstrecken sich über eine Oberfläche des Basisbereichs 2 auf der Frontoberflächenseite bzw. der vorderen Oberflächenseite des Halbleitersubstrats, wodurch ein erster Ausnehmungsabschnitt 6 durch den Gate-Isolierfilm 4 konstruiert ist, wobei eine Seitenwand ausgebildet wird, und ist im wesentlichen senkrecht zu der Frontoberfläche des Halbleitersubstrats entlang einer Seitenwand des Grabens 3 angeordnet, und ist durch den Basisbereich 2, der eine Bodenoberfläche bzw. Grundfläche ausbildet, und zwischen benachbarten Graben 3 angeordnet ist, um eine Oberfläche auszubilden, die im wesentlichen parallel zu der vorderen Oberfläche des Halbleitersubstrats ist, konfiguriert.
Die Oberfläche der Gateelektrode 5 wird durch einen Zwischenschichtisolierfilm 7 bedeckt. Der Gate-Isolierfilm 4 bzw. die Gate-Isolierschicht 4 entspricht einer isolierenden Schicht. Die Gateelektrode 5 entspricht einer ersten Elektrode. Der erste Ausnehmungsabschnitt 6 entspricht einem Ausnehmungsabschnitt. Eine Sourceelektrode 8 ist innerhalb des ersten Ausnehmungsabschnitts 6 eingebettet. Die Sourceelektrode 8 ist so angeordnet, um in Kontakt zu dem Basisbereich 2 und benachbart zu der Gateelektrode 5 via die Gate-Isolierschicht 4 zu sein, die auf der vorderen Oberflächenseite zu erstrecken bzw. davon abzustehen. Die Sourceelektrode 8 ist elektrisch gegenüber der Gateelektrode 5 durch den Zwischenisolierfilm 7 getrennt. Die Sourceelektrode 8 entspricht einer zweiten Elektrode. Eine Drainelektrode 9 ist auf der Rückseite des Driftbereichs 1 angeordnet.
Die Grundoberfläche bzw. Bodenoberfläche des ersten Ausnehmungsabschnitts 6, d. h. eine Zwischenfläche zwischen dem Basisbereich 2 und der Sourceelektrode 8 (nachfolgend als oberes Ende des Basisbereichs 2 bezeichnet) ist dichter an der Rückseite des Driftbereiches 1 als an einer Zwischenfläche zwischen der Gateelektrode 5 und dem Zwischenschichtisolierfilm 7 angeordnet (nachfolgend als oberes Ende der Gateelektrode 5 bezeichnet). Weil die Sourceelektrode 8, die in dem ersten Ausnehmungsabschnitt 6 angeordnet ist, benachbart zu der Gateelektrode 5 über bzw. via die Gate-Isolierschicht 4 ist, ist ein Kanal- bzw. Tunnelbereich 11 in dem Basisbereich 2 ausgebildet. Der Kanal- bzw. Tunnelbereich 11 ist ein Bereich des Basisbereichs 2 benachbart zu der Gateelektrode 5 über bzw. via den Gate-Isolierfilm 4, der die Gateelektrode 5 umgibt.
Ein Abstand d von dem oberen Ende des Basisbereichs 2 zu dem oberen Ende der Gateelektrode 5 ist wünschenswerter Weise gleich oder größer als 0.05 μm und gleich oder geringer als 2 μm. Der Grund ist folgender: Falls der Abstand d kleiner als 0,05 μm ist, ist die Sourceelektrode 8, die in dem ersten Ausnehmungsabschnitt 6 angeordnet, benachbart zu der Gateelektrode 5 über einen kürzeren Abstand angeordnet, wobei die Gateelektrode 5 von dem Gate-Isolierfilm 4 umgeben ist. Deshalb wird der Betrieb der Halbleitereinrichtung instabil. Falls im Gegensatz dazu der Abstand d auf 2 μm vertieft bzw. vergrößert wird, wird der Betrieb der Einrichtung stabilisiert, weil die Gateelektrode 5 und die Sourceelektrode 6 einander über den Gate-Isolierfilm 4 über den gesamten Bereich gegenüberliegen.
Ein Verfahren zur Herstellung eine derartigen Halbleitereinrichtung wird nun beschrieben. Die 2 bis 5 sind querschnittliche Ansichten einer Halbleitereinrichtung und stellen ein Herstellungsverfahren gemäß der Ausführungsform dar. Zunächst wird, wie in 2 gezeigt, der Basisbereich 2 vom p-Typ durch Ionenimplantation von Bor (B) als Beispiel auf der oberen Schicht des Halbleitersubstrats, das den Driftbereich 1 vom n^–-Typ ausbildet, hergestellt. Der Basisbereich 2 wird so gebildet, dass er Verunreinigungs- bzw. Dotierungskonzentration hat, die höher als die des Driftbereichs 1 ist. Zum Beispiel wird eine Photolithographie verwendet, um den Graben 3 auszubilden, der den Basisbereich 2 durchdringt, um den Driftbereich 1 zu erreichen.
Der Gate-Isolierfilm 4 ist aus einem dünnen Siliziumdioxidfilm (SiO₂) hergestellt und ist auf der Seitenwand und der Grundoberfläche des Grabens 3 z. B. durch ein thermisches Oxidationsverfahren ausgebildet. Die Gateelektrode 5 ist innerhalb des Grabens 3 über den Gate-Isolierfilm 4 durch Einbettung z. B. von Polysilizium (Poly-Si) ausgebildet. Die Gateelektrode 5 wird so eingebettet, um nicht die gleiche Höhe wie die Oberfläche des Basisbereichs 2 zu erreichen. Deshalb ist die Oberfläche der Gateelektrode 5 niedriger als die Oberfläche des Basisbereichs 2 angeordnet. Im Ergebnis wird auf der Oberfläche des Halbleitersubstrats ein zweiter Ausnehmungsabschnitt 16 durch die Gateelektrode 5, die eine Grund- bzw. Bodenoberfläche ausbildet, und durch den Gate-Isolierfilm 4, der eine Seitenwand bildet, ausgebildet, und auf der Seitenwand des Grabens 3 hergestellt.
Wie z. B. in 3 dargestellt, wird ein chemisches Aufdampfverfahren (CVD-Verfahren) verwendet, um den Zwischenschichtisolierfilm 7 auszubilden, der z. B. unter Verwendung eines Phosphorsilikatglasfilmes (PSG-Film) auf der Oberfläche des Halbleitersubstrats herzustellen. Der Zwischenschichtisolierfilm 7 wird ausgebildet, um innerhalb des zweiten Ausnehmungsabschnitts 16 eingebettet zu sein, um die Oberfläche der Gateelektrode 5 wenigstens teilweise zu bedecken. In dem CVD-Verfahren verwendet wird, wird der Zwischenschichtisolierfilm 7 im Wesentlichen eben auf der gesamten Oberfläche des Halbleitersubstrates ohne Unregelmäßigkeiten angeordnet bzw. abgeschieden. Deshalb weist der Zwischenschichtisolierfilm 7 eine um eine tiefe des zweiten Ausnehmungsabschnitts 16 gesteigerte Dicke an dem Abschnitt auf, der auf dem zweiten Ausnehmungsabschnitt 16 gebildet ist. Deshalb ist der Abschnitt, der auf dem Zwischenschichtisolierfilm 7 auf dem zweiten Ausnehmungsabschnitt 16 ausgebildet ist, eine größere Dicke als der Abschnitt auf, der auf der Oberfläche des Basisbereichs 2 ausgebildet ist. Der Zwischenschichtisolierfilm 7 kann unter Verwendung nicht nur eines CVD-Verfahrens, das oben beschrieben worden ist, sondern auch unter Verwendung anderer Verfahren hergestellt worden sein, so lange das Verfahren dazu in der Lage ist, den Abschnitt des Zwischenschichtisolierfilms 7, der auf dem zweiten Ausnehmungsabschnitt 16 gebildet ist, mit einer größeren Dicke herzustellen, als der Dicke des Abschnittes, der auf der Oberfläche des Basisbereichs 2 gebildet ist.
Die Rückätzung bzw. die Abtragung wird dann durchgeführt, um den Zwischenschichtisolierfilm 7 vollständig zu entfernen, bis die Oberfläche des Basisbereichs 2 freigelegt ist. Die Rückätzung entfernt den Abschnitt des Zwischenschichtisolierfilms 7 vollständig, der auf der Oberfläche des Basisbereichs 2 ausgebildet ist. Andererseits wird der Abschnitt des Zwischenschichtisolierfilms 7, der auf dem zweiten Ausnehmungsabschnitt 16 gebildet ist, nicht entfernt und verbleibt, wobei dieser eine Dicke hat, die im wesentlichen gleich der Tiefe des zweiten Ausnehmungsabschnittes 16 ist. Deshalb verbleibt, wie in 4 gezeigt, der Zwischenschichtisolierfilm 7 nur auf der Oberfläche der Gateelektrode 5 innerhalb des zweiten Ausnehmungsabschnitts 16.
Wie in 5 gezeigt, wird eine Ätzung durchgeführt, um die Oberflächenschicht des Basisbereichs 2 abzutragen, bis die Oberfläche des Basisbereichs 2 (oberes Ende des Basisbereichs 2) niedriger als die Schnittstelle zwischen der Gateelektrode 5 und dem Zwischenschichtisolierfilm 5 (oberes Ende der Gateelektrode 5) angeordnet ist. Die Ätzverfahren und Ätzbedingungen werden für dieses Ätzverfahren so ausgewählt, dass ein ausgewählter Bereich des Basisbereichs 2 relativ zu dem Gateisolierfilm 4 und dem Zwischenschichtisolierfilm 7 hoch wird. Deshalb werden der Zwischenschichtisolierfilm 7 und der Gate-Isolierfilm 4 nicht durch die Ätzung entfernt. Im Ergebnis wird auf der Oberfläche des Halbleitersubstrats der erste Ausnehmungsabschnitt 6 durch den Gate-Isolierfilm 4, der eine Seitenwand bildet und auf der Seitenwand des Grabens 3 angeordnet ist, und durch den Basisbereich 2, der eine Grundfläche bzw. Bodenoberfläche bildet, ausgebildet.
Es wird bei dem Ätzverfahren, das in 6 gezeigt ist, bevorzugt, dass die Oberflächenschicht des Basisbereichs 2 bis zu einer Tiefe (Abstand d) entfernt wird, der gleich oder größer als 0,05 μm und gleich oder kleiner als 2 μm von dem oberen Ende der Gateelektrode 5 zu der Oberfläche des Basisbereichs 2 ist. Der Grund hierfür ist oben beschrieben worden. Das Ätzverfahren kann für eine Nassätzung ausgewählt werden, wobei eine gemischte Säure oder eine wässrige Kaliumhydroxidlösung (KOH), die z. B. eine Flusssäure (HF) und Salpetersäure (HNO₃) enthalten können oder es kann ein Trockenätzverfahren unter Verwendung eines Gasplasmas beispielhaft verwendet werden.
Wie in 1 dargestellt, wird dann die Sourceelektrode 8 innerhalb des ersten Ausnehmungsabschnitts 6 beispielsweise über ein Beschichtungsverfahren eingebettet. Im Ergebnis wird die Sourceelektrode 8 mit dem Basisbereich 2 auf der Grundoberfläche des ersten Ausnehmungsabschnitts 6 in Kontakt gebracht und ist benachbart zu der Gateelektrode 5 über den Gateisolierfilm 4 auf der Seitenwand des ersten Ausnehmungsabschnitts 6 angeordnet, wobei die Gateelektrode 5 von dem Gateisolierfilm 4 wenigstens teilweise, bevorzugt vollständig, umgeben sein kann. Die Sourceelektrode 8 kann unter Verwendung eines chemischen Dampfabscheidungsverfahrens oder eine Spatter-Verfahrens anstelle des Beschichtungsverfahrens ausgebildet werden. Nickel (Ni), Wolfram (W), Aluminium (Al), usw., können als Metallmaterialien für die Sourceelektrode 8 verwendet werden.
Die Sourceelektrode 8 kann eine Konstruktion bzw. Konfiguration aufweisen, bei der mehrere Metallelektrodenschichten aufgetragen sind. In diesem Fall können die Metallelektrodenschichten, die die Sourceelektrode 8 ausbilden, mit Ausbildungsverfahren und Metallmaterialien aufgetragen werden, die variabel geändert werden. Zum Beispiel kann eine Wolframelektrodenschicht aufgetragen werden, in dem das CVD-Verfahren für die Sourceelektrode 8, die innerhalb des ersten Ausnehmungsabschnitts 6 eingebettet ist, aufgetragen werden, und eine Aluminiumelektrodenschicht kann nachfolgend aufgetragen werden, in dem das Spatter-Verfahren oder das Beschichtungsverfahren für die Sourceelektrode 8, die auf der Substratoberfläche 8 ausgebildet ist, verwendet wird. Bevorzugt wird zumindest die Bodenschicht der Metallelektrode aus einer Wolframelektrodenschicht unter Verwendung des CVD-Verfahrens ausgebildet. Diese ermöglicht es, ein Metallmaterial der Sourceelektrode 8 genau in die Ecken bzw. Kanten, usw., der Grundoberfläche des ersten Ausnehmungsabschnitts 6 einzubetten bzw. davon aufzutragen. Demzufolge können z. B. Probleme vermieden werden, wie etwa das Abschälen der Sourceelektrode 8.
Die Drainelektrode 9 wird in Kontakt zu dem Driftbereich 1 auf der Rückseite des Halbleitersubstrats ausgebildet. Dieses vervollständigt den MOSFET mit der Graben-Gate-Struktur, wie sie in 1 gezeigt ist.
Wie oben beschrieben, wird gemäß der Ausführungsform der erste Ausnehmungsabschnitt 6 ausgebildet und die Sourceelektrode 8 wird innerhalb des ersten Ausnehmungsabschnitts 6 eingebettet. Deshalb wird der Kanal- bzw. Tunnelbereich 11 in dem Bereich des Basisbereichs 2 benachbart zu der Gateelektrode 5 via den Gateisolierfilm 4 bzw. davon umgeben, ausgebildet. Dies ermöglicht es, eine Halbleitereinrichtung, die in einer herkömmlichen Weise arbeitet, hergestellt zu werden, ohne einen Sourcebereich (den Sourcebereich 106 nach 6) auf der Oberflächenschicht des Basisbereichs 2 auszubilden. Ein parasitärer, bipolarer Transistor (parasitäres Element), der aus einem Driftbereich 1, dem Basisbereich 2 und dem Sourcebereich besteht, wird in der auf diese Weise ausgebildeten Halbleitereinrichtung nicht hergestellt. Deshalb ist der Einfluss des parasitären Elementes, das aus dem Driftbereich 1, dem Basisbereich 2 und dem Sourcebereich besteht, beseitigt werden. Im Ergebnis kann die Halbleitereinrichtung davon abgehalten werden, zerstört zu werden, wenn ein abnormer Strom in der Halbleitereinrichtung fließt. Weil das parasitäre Element, das aus dem Driftbereich 1, dem Basisbereich 2 und einem Sourcebereich besteht, nicht in der Halbleitereinrichtung ausgebildet wird, selbst wenn die Halbleitereinrichtung in ihrer Größe verringert wird, treten Probleme, die vorkommen, wenn eine herkömmliche Halbleitereinrichtung in ihrer Größe verringert wird und in Folge des parasitären Elements, das aus dem Driftbereich 1, dem Basisbereich 2 und dem Sourcebereich besteht, nicht auf. Weil das parasitäre Element, das aus dem Driftbereich 1, dem Basisbereich 2 und dem Sourcebereich besteht, nicht ausgebildet wird, ist es nicht nötig, die Verunreinigungs- bzw. Dotierungskonzentration des Basisbereichs zu erhöhen. Im Ergebnis kann der Kanalbereich 11 ausreichend invertiert werden, ohne die Einschaltspannung zu erhöhen. Deshalb ist es möglich, die Einschaltspannung davon abzuhalten, vergrößert zu werden. Wenn die Halbleitereinrichtung hergestellt wird, wird der Zwischenschichtisolierfilm 7 unter Verwendung des CVD-Verfahrens hergestellt, um den zweiten Ausnehmungsabschnitt 16 einzubetten bzw. zu beschichten und der Zwischenschichtisolierfilm 7 wird zurückgeätzt. Deshalb kann der Zwischenschichtisolierfilm 7 nur auf der Oberfläche der Gateelektrode 5 beibehalten werden, ohne neuerlich eine Maske usw. auszubilden. Der Basisbereich 2 wird so geätzt, dass ein Auswahlverhältnis des Basisbereichs 2 relativ zu dem Gateisolierfilm 4 und dem Zwischenschichtisolierfilm 7 groß wird. Deshalb kann die Oberflächenschicht des Basisbereichs 2 um eine gewünschte Dicke reduziert bzw. entfernt werden, um den ersten Ausnehmungsabschnitt 6 auszubilden, ohne neuerlich eine Maske, usw., auszubilden.
Bei der oben beschriebenen Ausführungsform kann ein IGBT der Graben-Gate-Struktur hergestellt werden, in dem ein Kollektorbereich vom p-Typ ausgebildet wird, der eine Verunreinigungs- bzw. Dotierungskonzentration hat, die größer als die eines Driftbereiches zwischen dem Driftbereich und einer rückseitigen Elektrode ist. Ein parasitärer Thyristor (parasitäres Element), der aus dem Kollektorbereich, dem Driftbereich, dem Basisbereich und dem Emitterbereich besteht, wird in der auf diese Weise hergestellten Halbleitereinrichtung nicht ausgebildet. Deshalb können die gleichen Auswirkungen wie bei der oben beschriebenen Ausführungsform erzielt werden. Die rückseitige Elektrode ist eine Kollektorelektrode. Die Kollektorelektrode entspricht einer dritten Elektrode. Der Kollektorbereich entspricht einem dritten Halbleiterbereich.
Obwohl die Erfindung unter Bezugnahme auf ein Beispiel einer Schaltung beschrieben worden ist, die eine Konfiguration hat, bei welcher eine Halbleitereinrichtung auf einem Halbleitersubstrat angeordnet wird, ist die vorliegende Erfindung nicht nur auf Ausführungsformen anwendbar, die oben beschrieben worden sind, sondern auch auf eine integrierte Schaltung (IC), die eine Konfiguration aufweist, bei welcher zwei oder mehr Halbleitereinrichtungen auf einem einzigen Substrat angeordnet sind. Zum Beispiel wird bei einem komplementären MOS (CMOS) ein parasitärer Thyristor nicht ausgebildet, der parasitäre pnp- und npn-Transistoren, die durch einen Driftbereich vom n-Typ, einen Quellenbereich (Well-Bereich) vom p-Typ, einen Sourcebereich vom n-Typ von einem MOSFET vom n-Typ, und einen Sourcebereich vom p-Typ von einem MOSFET vom p-Typ ausgebildet werden. Die Bereiche vom n-Typ und die vom p-Typ der Halbleitereinrichtung können konfiguriert sein, um vollständig reversiert bzw. umgekehrt zu werden.
Wie oben beschrieben, ist das Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung vorteilhaft, um eine Hochleistungshalbleitereinrichtung herzustellen und ist insbesondere vorteilhaft, um Halbleitereinrichtungen mit isoliertem Gate, wie etwa MOSFET und IGBT herzustellen.
Gemäß der oben beschriebenen Erfindung wird die Oberflächenschicht des zweiten Halbleiterbereichs entfernt, bis die Oberfläche des zweiten Halbleiterbereichs niedriger angeordnet ist, als die Zwischenfläche bzw. Schnittstelle zwischen der ersten Elektrode und der Zwischenschichtisolierschicht. Auf der Oberfläche des Halbleitersubstrats ist ein Ausnehmungsabschnitt ausgebildet, der aus einem Isolierfilm hergestellt ist, der entlang der Seitenwand des Grabens und dem zweiten Halbleiterbereich angeordnet ist. Die zweite Elektrode ist innerhalb des Ausnehmungsabschnitts so eingebettet, dass die zweite Elektrode in Kontakt zu dem zweiten Halbleiterbereich und benachbart zu der ersten Elektrode ist, die von dem Isolierfilm umgeben ist. Deshalb wird ein Kanalbereich in einem Bereich des zweiten Halbleiterbereichs benachbart zu der ersten Elektrode, die von dem Isolierfilm umgeben ist, ausgebildet. Dies ermöglicht es, eine Halbleitereinrichtung, die in einer herkömmlichen Weise funktioniert, hergestellt zu werden, ohne einem Sourcebereich auf der Oberflächenschicht des zweiten Halbleiterbereichs herzustellen. Ein parasitärer bipolarer Transistor (parasitäres Element), der aus dem ersten Halbleiterbereich, dem zweiten Halbleiterbereich und dem Sourcebereich besteht, wird nicht in einer Halbleitereinrichtung, die auf diese Weise hergestellt ist, ausgebildet.
Gemäß der Erfindung kann die Halbleitereinrichtung, die in einer herkömmlichen Weise arbeitet, ohne Ausbildung eines Emitterbereichs auf der Oberflächenschicht des zweiten Halbleiterbereichs hergestellt werden. Ein parasitärer Thyristor (parasitäres Element), der aus dem dritten Halbleiterbereich, dem ersten Halbleiterbereich, dem zweiten Halbleiterbereich und dem Emitterbereich besteht, wird in der auf diese Weise hergestellten Halbleitereinrichtung nicht ausgebildet.
Weil ein parasitäres Element, das aus einem Driftbereich, einem Basisbereich und einem Source-/Emitterbereich besteht, in der Halbleitereinrichtung nicht ausgebildet wird, selbst wenn die Halbleitereinrichtung in ihrer Größe reduziert ist, können Probleme, die wegen des parasitären Elements auftreten, das aus dem Driftbereich, dem Basisbereich und dem Source-/Emitterbereich besteht, vermieden werden, wenn eine herkömmliche Halbleitereinrichtung in ihrer Größe reduziert ist. Weil das parasitäre Element, das aus dem Driftbereich, dem Basisbereich und dem Source-/Emitterbereich besteht, nicht hergestellt wird, ist es nicht erforderlich, die Verunreinigungs- bzw. Dotierungskonzentration des zweiten Halbleiterbereichs zu erhöhen. Deshalb kann der Kanalbereich zufrieden stellend invertiert werden, ohne die Einschaltspannung zu steigern.
Ein Verfahren zur Herstellung eines Halbleiterelementes gemäß der vorliegenden Erfindung ermöglicht die Beseitigung der Einflüsse des parasitären Elementes, das aus dem Driftbereich, dem Basisbereich und dem Source-/Emitterbereich besteht. Das Verfahren ermöglicht es ferner, die Einschaltspannung bzw. die Betriebsspannung davon abzuhalten, erhöht zu werden.
Obwohl die Erfindung im Hinblick auf eine bestimmte Ausführungsform zugunsten einer vollständigen und deutlichen Offenbarung beschrieben worden ist, sind die beigefügten Ansprüche nicht dahingehend beschränkt, sondern sind so auszulegen, dass sie sämtliche Modifikationen und Alternativen Aufbauten einbeziehen, die dem Fachmann vor Augen geführt werden, wenn er die grundlegenden Lehren, die in der vorliegenden Offenbarung beschrieben worden sind, zur Kenntnis nimmt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP 3375274 [0006]

Claims

Verfahren zur Herstellung einer Halbleitereinrichtung, das die folgenden Schritte umfasst: ein zweiter Halbleiterbereich (2) von einem zweiten Leitfähigkeitstyp wird auf einer Oberflächenschicht eines ersten Halbleiterbereichs (1) von einem ersten Leitfähigkeitstyp ausgebildet, wobei der zweite Halbleiterbereich (2) eine Verunreinigungs- bzw. Dotierungskonzentration hat, die höher als die des ersten Halbleiterbereichs (1) ist; ein Graben (3) wird ausgebildet, der den zweiten Halbleiterebereich (2) durchdringt, um den ersten Halbleiterbereich (1) zu erreichen; eine erste Elektrode (5), wird innerhalb des Grabens (3) via einen Isolierfilm (4) bzw. durch diesen wenigstens teilweise, bevorzugt vollständig umgeben, eingebettet, wobei die erste Elektrode (5) nicht die gleiche Höhe wie eine Oberfläche des zweiten Halbleiterbereichs (2) erreicht; ein Zwischenschichtisolierfilm (7), der innerhalb des Grabens (3) eingebettet ist, wird ausgebildet, um die erste Elektrode (5) wenigstens teilweise zu bedecken; der Zwischenschichtisolierfilm (7) wird nur auf einer Oberfläche der ersten Elektrode (5) zurückbehalten; der zweite Halbleiterbereich (2) wird derart entfernt, dass die Oberfläche des zweiten Halbleiterbereichs (2) niedriger angeordnet ist, als eine Schnittstelle bzw. Grenzfläche zwischen der ersten Elektrode (5) und dem Zwischenschichtisolierfilm (7); und eine zweite Elektrode (8), die den zweiten Halbleiterbereich (2) kontaktiert, wird ausgebildet, wobei die zweite Elektrode (8) benachbart zu der zweiten Elektrode (5) via den Isolierfilm (4) bzw. von diesem umgeben, ausgebildet auf einer Seitenwand des Grabens (3) ist.
Verfahren zur Herstellung einer Halbleitereinrichtung gemäß Anspruch 1, wobei die zweite Elektrode (8) in einen Ausnehmungsabschnitt eingebettet wird, der mit dem zweiten Halbleiterbereich (2) und dem Isolierfilm (4) ausgebildet auf der Seitenwand des Grabens (3), hergestellt wird.
Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 oder Anspruch 2, wobei der zweite Halbleiterbereich (2) durch Ätzen unter Verwendung des Zwischenschichtisolierfilms (7) als einer Maske entfernt wird.
Verfahren zur Herstellung einer Halbleitereinrichtung nach irgendeinem der Ansprüche 1 bis 3, wobei der zweite Halbleiterbereich (2) bis zu einer Tiefe entfernt wird, die gleich zu oder größer als 0,05 μm und gleich zu oder kleiner als 2 μm von der Schnittstelle bzw. Grenzfläche zwischen der ersten Elektrode (5) und dem Zwischenschichtisolierfilm (7) zu der Oberfläche des zweiten Halbleiterbereichs (2) ist.
Verfahren zur Herstellung einer Halbleitereinrichtung nach irgendeinem der Ansprüche 1 bis 4, das ferner aufweist: ein dritte Halbleiterbereich des zweiten Leitfähigkeitstyps wird auf einer Oberfläche des ersten Halbleiterbereichs (1) ausgebildet, wobei der dritte Halbleiterbereich eine Verunreinigungs- bzw. Dotierungskonzentration hat, die größer als die des ersten Halbleiterbereichs (1) ist; und eine dritten Elektrode wird auf einer Oberfläche des dritten Halbleiterbereichs ausgebildet.