TWI647852B - 多閘極元件與其形成之方法 - Google Patents

多閘極元件與其形成之方法 Download PDF

Info

Publication number
TWI647852B
TWI647852B TW106135961A TW106135961A TWI647852B TW I647852 B TWI647852 B TW I647852B TW 106135961 A TW106135961 A TW 106135961A TW 106135961 A TW106135961 A TW 106135961A TW I647852 B TWI647852 B TW I647852B
Authority
TW
Taiwan
Prior art keywords
layer
gate
forming
source
epitaxial
Prior art date
Application number
TW106135961A
Other languages
English (en)
Other versions
TW201820634A (zh
Inventor
魏煥昇
江宏禮
劉佳雯
許義明
吳志強
吳忠政
梁英強
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201820634A publication Critical patent/TW201820634A/zh
Application granted granted Critical
Publication of TWI647852B publication Critical patent/TWI647852B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種形成多閘極半導體元件的方法，包含提供具有數個第一類磊晶層與複數第二類磊晶層的鰭。去除在鰭的通道區中第二類磊晶層之第一層的第一部分，以形成開口在第一類磊晶層的第一層與第一類磊晶層的第二層之間。然後形成具有一閘極介電質與一閘極電極的閘極結構的一部分於開口中。一種介電質材料形成抵接於部分閘極結構。

Description

多閘極元件與其形成之方法
本揭露係關於半導體元件的多閘極元件，特別係關於多閘極元件及其形成方法。
電子工業對更小更快的電子元件的需求不斷增長，且特別是同時能夠支持更多日益複雜和精密功能的電子元件。因此，在半導體工業中持續存有朝著製造低成本，高性能和低功率積體電路(integrated circuits；IC)發展的趨勢。到目前為止，這些目標在很大程度上是通過縮小半導體IC尺寸(例如，最小特徵尺寸)而實現的，從而提高生產效率並降低相關成本。然而，這種尺寸的微縮也對半導體的製程帶來了更多的複雜性。因此，半導體製程和技術可有相應的進步才能實現半導體IC和元件的持續發展。
近年來，多閘極元件已被用來改善閘極控制，這是因為多閘極元件可增加閘極與通道的耦合，減小關閉態電流(Off-state current)與減少短通道效應(short-channel effects；SCE)。環繞式閘極電晶體(gate-all around transistor；GAA)為一種已被採用的多 閘極元件。環繞式閘極電晶體元件從閘極結構獲得其名稱，閘極結構可以繞著通道區域延伸，以在通道的兩側或四側上提供通路。環繞式閘極電晶體元件與傳統互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)的製程可兼容，並且它們的結構允許它們被大幅地縮小，同時保持閘極控制和減輕短通道效應。在傳統製程中，環繞式閘極電晶體元件在一條矽奈米線中提供一個通道。然而，在矽奈米線周圍的環繞式閘極電晶體特徵的製程的整合是具挑戰性的。雖然目前環繞式閘極電晶體特徵的製程的整合之方法在許多方面是符合預期的，但在形成的元件的性能方面仍有改善的空間。
依據本揭露的一些實施方式，一種形成一多閘極半導體元件的方法包含：提供一具有數個第一類磊晶層與數個第二類磊晶層的鰭；移除鰭的一通道區域內的第二類磊晶層的一第一層的一第一部份，以形成一開口於第一類磊晶層的一第一層與第一類磊晶層的一第二層之間；形成具有一閘極介電質與一閘極電極的一閘極結構的一部分於開口中；以及形成一介電材料，其抵接於閘極結構的此部分。
依據本揭露的一些實施方式，一種製成一半導體元件的方法包含：形成一第一矽層與一第二矽層；形成一矽鍺層放入在第一矽層與第二矽層之間；移除矽鍺層的一第一部份以提供一開口於一通道區域內的第一矽層與第二矽 層之間；磊晶成長一源極/汲極特徵在於第一矽層與第二矽層上且抵接氧化過的第二部分矽鍺層的側壁；以及形成一閘極結構的一第一區域在開口中，其中相鄰閘極結構的第一矽層與第二矽層兩者都提供一通道。
依據本揭露的一些實施方式，一種多閘極半導體元件包含一鰭元件、一閘極結構、一磊晶源極/汲極特徵以及一介電間隔物。閘極結構位於鰭元件上。磊晶源極/汲極特徵相鄰鰭元件。介電間隔物位於閘極結構與磊晶源極/汲極特徵之間。
100‧‧‧方法
102-120‧‧‧步驟
200‧‧‧元件
202‧‧‧基材
204‧‧‧磊晶堆疊
206‧‧‧磊晶層
208‧‧‧磊晶層
210‧‧‧鰭元件
302‧‧‧淺溝槽隔離特徵
304‧‧‧閘極堆疊
402‧‧‧間隔元件
602‧‧‧氧化層
602A‧‧‧氧化層
702‧‧‧源極/汲極特徵
802‧‧‧層間介電層
902‧‧‧空隙
1002‧‧‧高K/金屬閘極堆疊
1004‧‧‧高K閘極介電層
1006‧‧‧金屬層
1100‧‧‧方法
1102-1120‧‧‧步驟
1202‧‧‧空隙
1700‧‧‧方法
1702-1720‧‧‧步驟
1802‧‧‧空隙
2500‧‧‧方法
2502-2520‧‧‧步驟
2602‧‧‧空隙
2702‧‧‧氧化層部分
t1‧‧‧長度
t2‧‧‧長度
t3‧‧‧長度
t4‧‧‧長度
t5‧‧‧長度
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得在此註明的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1圖係根據本揭露之一或多項態樣，一種形成一多閘極元件或部分已提供的多閘極元件，且包含一隔絕區域在閘極下方之方法的流程圖；第2A、3A、4A、5A、6A、7A、7E、8A、9A和10A圖係根據第1圖的方法態樣，一元件200之實施方式的等角視圖；第2B、2C、3B、3C、3D、4B、4C、4D、5B、5C、5D、6B、6C、6D、7B、7C、7D、8B、8C、8D、9B、9C、9D、10B、10C和10D圖係根據第1圖的方法態樣，一元件200之實施方式的剖面圖； 第11圖係根據本揭露之一或多項態樣，一種形成一多閘極元件或部分已提供的多閘極元件，且包含一隔絕區域在閘極下方之其他方法的流程圖；第12A、13A、13E、14A、15A、16A圖係根據第11圖的方法態樣，一元件200之實施方式的等角視圖；第12B、12C、12D、13B、13C、13D、14B、14C、14D、15B、15C、15D、16B、16C和16D圖係根據第11圖的方法態樣，一元件200之實施方式的剖面圖；第17圖係根據本揭露之一或多項態樣，一種形成一多閘極元件或部分已提供的多閘極元件，且包含一隔絕區域在閘極下方之其他方法的流程圖；第18A、19A、20A、21A、21E、22A、23A和24A圖係根據第17圖的方法態樣，一元件200之實施方式的等角視圖；第18B、18C、18D、19B、19C、19D、20B、20C、20D、21B、21C、21D、22B、22C、22D、23B、23C、23D、24B、24C和24D圖係根據第17圖的方法態樣，一元件200之實施方式的剖面圖；第25圖係根據本揭露之一或多項態樣，一種形成一多閘極元件或部分已提供的多閘極元件，且包含一隔絕區域在閘極下方之其他方法的流程圖；第26A、27A、28A、28E、29A、30A、31A圖係根據第25圖的方法態樣，一元件200之實施方式的等角視圖； 第26B、26C、26D、27B、27C、27D、28B、28C、28D、29B、29C、29D、30B、30C、30D、31B、31C和31D圖係根據第25圖的方法態樣，一元件200之實施方式的剖面圖；以及第32圖繪示間隔物長度相對元件表現(例如：有效電流或電容)的示意圖之一實施方式。
以下提供本揭露之多種不同的實施方式或實施方式，以實現本揭露的不同技術特徵。元件的實施方式和配置係如下所述以簡化本揭露。當然，這些敘述僅為示例，而非用以限制本揭露。舉例而言，第一特徵係形成於第二特徵上之敘述可包含第一特徵與第二特徵係直接接觸的實施方式，亦可包括額外特徵形成於第一與第二特徵之間的實施方式，使得第一特徵與第二特徵可非直接接觸。此外，本揭露可重複地使用元件符號於多個實施方式中。此重複係為了簡潔，並非用以討論各個實施方式及/或配置之間的關係。
另外，空間相對用語，如「下」、「下方」、「低」、「上」、「上方」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位(例如旋轉90度或其他方位)時，本文所使用的空間相對敘述亦可幫助理解。
在此註明，本揭露的實施方式為多閘極電晶體的形式。多閘極電晶體的閘極結構形成在通道區的至少兩側 上。這些多閘極元件可以包含P型金屬氧化物半導體元件或N型金屬氧化物半導體多閘極元件。由於它的鰭狀結構，在本文中的具體實施例則稱為鰭狀電晶體(FINFET)。並且在本文中多閘極電晶體類型的實施方式也被稱為環繞式閘極(GAA)元件。環繞式閘極元件包含任何元件，此元件具有形成在通道區的四側上(例如，圍繞通道區的一部分)的閘極結構或一部分。本文所提出的元件還包含具有通道區設置在奈米線通道，條狀通道及/或其他合適的通道構造中的實施方式。本文中元件的實施方式可以具有一個或多個通道區(例如，奈米線)，其通道區與單一且連續的閘極結構相關。然而，具有通常知識者將了解到，以下揭露內容可以應用於單個通道(例如，單一奈米線)或任何數量的通道。具有通常知識者可知悉可受益於本揭露的態樣的半導體元件的其他實施例。
第1圖所繪示為一種包含多閘極元件的製程的半導體製程方法100。如本文所使用的術語“多閘極元件”係用於描述一元件(例如，半導體電晶體)，其具有至少一些閘極材料在至少一個元件通道的多個側面上的。在一些示例中，多閘極元件可以被稱為環繞式閘極元件，其具有閘極材料在至少一個元件通道的至少四個側面上的。通道區可以被稱為“奈米線”，如本文所使用的，其包含不同幾何形狀(例如，圓柱形，條形)和不同尺寸的通道區。
第2A、3A、4A、5A、6A、7A、7E、8A、9A和10A圖係根據第1圖的方法100的各個階段的半導體元件 200的實施方式的等角視圖。2B、3B、4B、5B、6B、7B、8B、9B和10B是半導體元件200的實施方式沿著第一斷面X-X'相對應的剖面圖；第2C、3C、4C、5C、6C、7C、8C、9C和10C圖是半導體元件200的實施方式沿著第二斷面Y-Y'相對應的剖面圖；第3D、4D、5D、6D、7D、8D、9D和10D圖是半導體元件200的實施方式沿著第三斷面Y2-Y2'相對應的剖面圖，其第三斷面位於源極/汲極區域。
與本文所討論的其他方法實施方式和示例性元件一樣，可理解到半導體元件200的部份可以通過互補式金氧半導體製程形成，因此本文中部分製程僅簡要描述。此外，示例性半導體元件可以包含其他元件和特徵，例如其他類型的元件，例如額外的電晶體、雙極性接合電晶體、電阻器、電容器、電感器、二極體、熔絲、靜態隨機存取記憶體及/或邏輯電路等，但藉由簡化此示例性半導體元件以更好地理解本公開的發明構思。在一些實施方式中，示例性元件包含可以互連的多個半導體元件(例如，電晶體)，包含p型場效應電晶體、n型場效應電晶體等。此外，在此註明，方法100的製程步驟，其包含參照第2到10圖中的任何描述，與本揭露中所提供其餘的方法部分和示例圖一樣，僅僅是示例性的，並且不旨在限制所附申請專利範圍中具體記載的內容。
方法100開始於步驟102，其提供一基材。參照第2圖的示例，在步驟102的實施方式中，提供一基材202。在一些實施方式中，基材202可以是半導體基材，例如矽基材。基材202可以包含許多不同層，其包含形成在半導體基材上的導 電或絕緣層。根據本領域中已知的設計要求，基材202可以包含許多不同摻雜配置。舉例來說，可以在基材202上在形成不同的摻雜分佈區域(例如，n井，p井)，其設計為了不同的元件類型(例如，n型場效應電晶體(n-type field effect transistor；NFET)，p型場效應電晶體(p-type field effect transistor；PFET))。合適的摻雜可以包含摻雜劑的離子植入及/或擴散製成。基材202通常具有隔離特徵(例如，淺溝槽隔離(STI)特徵)，其隔離特徵在提供不同元件類型的區域之間。基材202還可以包含其他半導體，例如鍺，碳化矽(SiC)，矽鍺(SiGe)或金剛石。或者，基材202可以包含化合物半導體及/或合金半導體。此外，基材202可以選擇性地包含磊晶層(epi-layer)，可以為了增強性能而應變，可以包含絕緣體上矽(silicon-on-layer；SOI)結構及/或具有其他合適的增強特徵。
在方法100的實施方式中，在步驟102中，進行防穿通擊穿(anti-punch through；APT)植入。例如防穿通擊穿植入可以在元件的通道區域下面的區域中進行，以防止穿通或不必要的擴散。
回到第1圖，方法100接著進行步驟104，其中在基材上成長一個或多個磊晶層。參照第2圖的示例，在步驟104的實施方式中，在基材202上形成磊晶堆疊204。磊晶堆疊204包含第二成分的磊晶層208在第一成分的磊晶層206之間。第一和第二成分可以不同。在一實施方式中，磊晶層206是矽鍺，磊晶層208是矽(Si)。然而，其他實施方式係可能包含那些提供具有不同氧化速率及/或蝕刻選擇性的第一成分和第二成 分。在一些實施方式中，磊晶層206包含矽鍺，並且磊晶層208包含矽，其中磊晶層208的矽氧化速率小於磊晶層206的矽鍺氧化速率。
磊晶層208或其部分可以形成多閘極元件200的通道區。例如，磊晶層208可以被稱為“奈米線”，用於形成多閘極元件200的通道區，例如環繞式閘極元件。這些“奈米線”還用於形成多閘極元件200的源極/汲極特徵的部分，如下所述。再次，如本文所使用的術語，“奈米線”是指為圓柱形以及其他形狀(例如，棒形)的半導體層。下面進一步討論使用磊晶層208來定義元件的一或多通道。
第2圖繪示出了四層磊晶層206和四層磊晶層208，在此註明，這僅僅是出於說明的目的，並不旨在限制申請專利範圍中具體記載的內容。可以理解到可以在磊晶堆疊204中形成任何數量的磊晶層；層的數量取決於元件200的通道區域的期望數量。在一些實施方式中，磊晶層208的層數在2和10之間。
在一些實施方式中，磊晶層206具有約2-6奈米的厚度範圍。磊晶層206的厚度可以實質上均勻。在一些實施方式中，磊晶層208具有約6-12nm的厚度範圍。在一些實施方式中，堆疊的磊晶層208的厚度實質上均勻。如下文更詳細地描述，磊晶層208可用作後續形成的多閘極元件的通道區，且基於元件性能考量來選擇其磊晶層208的厚度。磊晶層206可以用來定義後續形成的多閘極元件的相鄰通道區域之間的空隙距離，以及基於元件性能考量來選擇其磊晶層206的厚度。
作為示例，可以通過分子束磊晶(molecular beam epitaxy；MBE)製程，金屬有機(metalorganic chemical vapor deposition；MOCVD)製程及/或其他合適的磊晶成長製程來進行堆疊204的層的磊晶成長。在一些實施方式中，磊晶成長層，例如磊晶層208，包含與基材202相同的材料。在一些實施方式中，磊晶成長層206與208包含與基材202不同的材料。如上所述，至少一些實施例中，磊晶層206包含磊晶成長的矽鍺(SiGe)層，磊晶層208包含磊晶成長的矽(Si)層。或者，在一些實施方式中，磊晶層206與208中的任一個可以包含其他材料，例如鍺，化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦及/或砷磷化鎵銦或其組合。如所討論的，可以基於提供不同的氧化性質，蝕刻選擇性性質來選擇磊晶層206與208的材料。在許多不同的實施方式中，磊晶層206與208實質上不含摻雜(即，具有從約0cm-3至約1×1017cm-3的外顯摻雜濃度)，例如其中在磊晶成長期間不進行目的性的摻雜處理。
方法100然後進行到步驟106，在此步驟中，鰭元件被圖案化且形成。參照第2圖的示例，在步驟106的實施方式中，形成從基材202延伸的複數鰭元件210。在許多不同實施方式中，每一個鰭元件210包含從基材202形成的一基材部分，磊晶堆疊的每層磊晶層的部分，其包含磊晶層206與208。
可以使用合適製程包含光微影和蝕刻製程來形成鰭元件210。光微影製程可以包含在基材202上方(例如，在磊 晶堆疊204上方)形成光阻層，對光阻曝光一圖案，曝光後進行烘烤製程，以及顯影光阻以形成包含光阻的遮罩元件。在一些實施方式中，可以使用電子束(e-beam)微影製程來進行圖案化光阻以形成遮罩元件。然後，遮罩元件可以用於保護基材202的區域和在其上形成的層204，而蝕刻製程通過諸如硬遮罩的遮罩層在未保護區域中形成溝槽，從而留下複數延伸鰭。可以使用乾蝕刻(例如，反應離子蝕刻)、濕蝕刻及/或其他合適的製程來蝕刻溝槽。可以形成介電材料來填充溝槽，例如在鰭之間的淺溝槽隔離特徵。
在一些實施方式中，介電層可包含二氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低k介電質、其組合及/或本領域已知的其他合適材料。在許多不同示例中，可以通過化學氣相沉積製程，低於大氣壓的化學氣相沉積(subatmospheric chemical vapor deposition；SACVD)製程，可流動的化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及/或其他合適的製程來沉積介電層。在一些實施方式中，在沉積介電層之後，可以對元件200進行退火，例如以提高介電層的品質。在一些實施方式中，介電層(以及後續形成的淺溝槽隔離特徵302)可以包含一多層結構，例如具有一個或多個襯墊層。
在形成隔離(STI)特徵的一些實施方式中，在沉積介電層之後，沉積的介電材料可藉由例如通過化學機械研磨(chemical mechanical polishing；CMP)製程被磨薄且平坦化。化學機械研磨製程可平坦化頂部表面，從而形成淺溝槽隔 離特徵302。在鰭元件之間的淺溝槽隔離特徵302是凹陷的。參照第3A圖的示例，淺溝槽隔離特徵302為凹陷的，以提供鰭210在淺溝槽隔離特徵302上延伸。在一些實施方式中，凹陷處理可包含乾蝕刻製程、濕蝕刻製程及/或其組合。在一些實施方式中，凹陷深度可被控制(例如通過控制蝕刻時間)，以得到鰭元件210所暴露的上部的期望高度“H”。高度“H”暴露磊晶堆疊204的每個層。
還可以使用許多其他方法的實施方式來在基材上形成鰭，包含，例如定義鰭區域(如藉由遮罩或隔離區域)和以鰭的形式來磊晶成長磊晶堆疊204。在一些實施方式中，形成鰭可以包含削薄製程(trim process)以減小鰭的寬度。削薄製程可以包含濕式或乾式蝕刻製程。
然後方法100進行到步驟108，在此步驟中，形成犧牲層/特徵，特別是偽閘極結構。儘管本討論是指閘極製程的替代，其中偽閘極結構先被形成後續再被替換掉，但是其他配置也是可以的。
參照第3A、3B、3C圖形成閘極堆疊304。在實施方式中，閘極堆疊304是偽(犧牲)閘極堆疊，其後續會被如方法100的步驟118所移除。
因此，在一些使用閘極後(gate last)製程的實施方式中，閘極堆疊304是偽閘極堆疊，且將在元件200的後續處理階段由最終閘極堆疊代替。特別地是，閘極堆疊304可在後面的處理階段通過如下所述的高K介電層(HK)和金屬閘極電極(MG)來代替。在一些實施方式中，閘極堆疊304形成在基 材202上，並且至少部分地在鰭元件210上方。在閘極堆疊304下面的鰭元件210的部分則可稱為通道區。閘極堆疊304還可定義鰭元件210的源極/汲極區域，此源極/汲極區域可例如為鰭和磊晶堆疊204之相鄰於通道區域且在通道區域的相對側的區域。
在一些實施方式中，閘極堆疊304包含介電層和偽電極層。閘極堆疊304還可以包含一個或多個硬遮罩層(例如，氧化物，氮化物)。在一些實施方式中，閘極堆疊304通過許多不同製程步驟形成，例如層沉積，圖案化，蝕刻以及其他合適的處理步驟。示例性層沉積製程包含化學氣相沉積(包含低壓化學氣相沉積和等離子體增強化學氣相沉積)、物理氣相沉積、原子層沉積、熱氧化、電子束蒸發或其他合適的沉積技術或其組合。在形成閘極堆疊中，舉例來說，圖案化製程包含光微影製程(例如，光微影或電子束微影)，其可以進一步包含塗佈光阻(例如旋轉塗佈)、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如，旋轉乾燥及/或硬烤)、其他合適的光微影技術及/或其組合。在一些實施方式中，蝕刻製程可包含乾蝕刻(例如，反應式離子蝕刻)、濕蝕刻及/或其他蝕刻方法。
如上所述，閘極堆疊304可以包含額外的閘極介電層。例如，閘極堆疊304可包含氧化矽。可附加或可替代地，閘極堆疊304的閘極介電層可包含氮化矽、高K介電材料或其他合適的材料。在一些實施方式中，閘極堆疊304的電極層可以包含多晶矽(polysilicon)。硬遮罩層例如二氧化矽、四氮化 三矽、氮氧化矽、或者包含碳化矽、及/或其他合適的成分。
方法100然後進行到步驟110，在基材上沉積間隔物材料層。間隔物材料層可以是共形層(如第4圖所示)，此共形層接著會被回蝕以形成間隔物元件(如第5圖所示)。
參照第4A、4B、4C和4D圖的實施例，間隔物材料層402設置在基材202上。間隔物材料層402可包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、氮碳化矽膜、碳氧化矽、氮碳氧化矽膜及/或其組合。在一些實施方式中，間隔物材料層402包含多個層，例如主間隔壁、襯墊層等。作為示例，可以藉由沉積介電材料在閘極堆疊304上例如化學氣相沉積製程、低於大氣壓化學氣相沉積(subatmospheric chemical vapor deposition；SACVD)製程、可流動化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程來形成間隔物材料層402。在此註明，第4B圖中繪示出的間隔物共形層402係覆蓋在磊晶堆疊204上。在此註明，在穿過磊晶堆疊204的X-X'斷面中的間隔物層402實際上為偏移(即，從頁面出來)(參見第4A圖)。
在一些實施方式中，間隔物材料層的沉積之後係回蝕(例如，非等向性地)介電間隔物材料。參照第5A、5B、5C和5D圖的示例，在形成間隔物材料層402之後，間隔物材料層402可以被回蝕刻以暴露鰭元件210的部分，此部分鄰近閘極結構304且不被閘極結構304所覆蓋(例如，源極/汲極區域)。間隔物材料可以保留在的閘極結構304的側面上以形成間隔物元件。在一些實施方式中，間隔物層402的回蝕可以包含 濕蝕刻製程、乾蝕刻製程、多步驟蝕刻製程及/或其組合。如第5A、5B和5D如所示，間隔物層402可以從暴露的磊晶堆疊204的頂表面和暴露的磊晶堆疊204的側表面被移除。如第5C圖所示，間隔物層402可以從閘極堆疊304的頂表面被去除。在此再次註明，在通過磊晶堆疊204的X-X'斷面中，間隔物材料層402的間隔元件實際上從穿過磊晶堆疊204的斷面偏移(即，從第5B圖的頁面出來)(參見第5A圖)；換句話說，間隔元件、磊晶層206和磊晶層208都鄰接閘極結構304的側面。也參見第6B、7B、8B、9B和10B圖。
方法100然後進行到步驟112，進行氧化過程。由於磊晶堆疊204的多個層的氧化速率的不同，氧化過程可以被稱為選擇性氧化，以氧化特定的層。在一些示例中，可以藉由將元件200暴露於濕氧化製程、乾氧化製程或其組合來進行氧化製程。在至少一些實施方式中，元件200暴露於濕氧化製程，使用水蒸氣或蒸汽作為氧化劑，在約1ATM的壓力下，在約400-600℃的溫度範圍內，約0.5至2小時。在此註明，本文提供的氧化製程條件僅是示例性的，並且不意味著限制。在此註明，在一些實施方式中，氧化製程可以延伸，使得堆疊的磊晶層的氧化部分抵接閘極結構304的側面。
參照第6A、6B和6D圖的示例，在步驟112的實施方式中，元件200暴露於一氧化過程，其完全氧化複數鰭元件210中的每一者的磊晶層206。磊晶層206轉變為氧化層602。氧化層602延伸到閘極結構304，包含延伸到間隔元件402下方。在一些實施方式中，氧化層602具有約5至約25奈米的 厚度範圍。在一個實施方式中，氧化層602可以包含矽鍺的氧化物(SiGeOX)。
作為示例，在磊晶層206包含矽鍺並且磊晶層208包含矽的實施方式中，更快的矽鍺氧化速率(即，與矽相比)確保矽鍺層206變得完全氧化，同時最小化或消除其他磊晶層208的氧化。將理解到，第一和第二磊晶層的部分皆可以選擇上述多種材料中的任一種以提供不同的合適氧化速率。
方法100然後進行到步驟114，在基材上形成源極/汲極特徵。可以藉由進行一磊晶成長製程來形成源極/汲極特徵，其中在源極/汲極區域中提供磊晶材料在鰭210上。在一實施方式中，形成源極/汲極的磊晶材料包覆留在鰭的源極/汲極區域中之磊晶層的部分。參照第7A、7B和7D圖的示例，源極/汲極特徵702形成在基材202上的鰭210上/中，其鄰近且與閘極堆疊304有關。源極/汲極特徵702的材料係藉由磊晶成長半導體材料在暴露的磊晶層208及/或氧化層602上來形成。在此註明，特徵702的形狀僅是示意性的，而不意在限制；如本領域具有通常知識者所理解的，任何磊晶成長將發生在與介電材料(例如，氧化層602)相對的半導體材料(例如，磊晶層208)上，如圖所示，磊晶成長可以成長，使得磊晶成長合併在介電層之上(例如，在氧化層602之上)，然而例如在第7C圖中繪示出的直側壁是為了便於解釋，而非必要性地存在於實際元件中。
在許多不同實施方式中，源極/汲極特徵702的成長的半導體材料可以包含鍺、矽、砷化鎵、砷化鋁鎵、矽鍺、磷砷化鎵、磷化矽或其他合適的材料。在一些實施方式中，源 極/汲極702的材料可以在磊晶製程期間原位摻雜。例如，在一些實施方式中，磊晶成長材料可以摻雜硼。在一些實施方式中，磊晶成長材料可以摻雜碳以形成碳化矽源極/汲極特徵，磷以形成磷化矽源極/汲極特徵，或者碳和磷兩者以形成碳磷化矽源極/汲極特徵。在一實施方式中，源極/汲極特徵702的磊晶材料是矽，磊晶層208也是矽。在一些實施方式中，層702和磊晶層208可以包含類似的材料(例如，矽)，但是被不同地摻雜。在其他實施方式中，作於源極/汲極702的磊晶層包含第一半導體材料，磊晶成長材料208包含不同於第一半導體材料的第二半導體。在一些實施方式中，源極/汲極702的磊晶成長材料不是原位摻雜，且例如以進行植入製程取代。
第7E圖繪示出了在步驟114的元件200的一部分，在此註明，元件200的源極/汲極區包含氧化層602，氧化層602鄰接在閘極結構304下面的磊晶層206。進一步地，磊晶層206係位於通道區中(在閘極結構304下方，此閘極結構304將被去除並且在其中形成最終閘極結構)。因此氧化層602(例如，氧化矽者(SiGeO))與源極/汲極區中的閘極結構共面。
方法100然後進行到步驟116，在基材上形成層間介電層(inter-layer dielectric；ILD)。參照第8A、8B和8D圖的示例，在步驟116的實施方式中，在形成層間介電層802之前，在基材202上形成接觸蝕刻停止層(contact etch stop layer；CESL)。在一些示例中，接觸蝕刻停止層包含氮化矽層、氧化矽層、氧氮化矽層及/或本領域已知的其他材料。可以通過電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程及/或其他合適的沉積或氧化製程形成接觸蝕刻停止層。在一些實施方式中，層間介電層802包含材料如原矽酸四乙酯(TEOS)氧化物，未摻雜的矽酸鹽玻璃，或有摻雜的矽氧化物諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽玻璃(fused silica glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼摻雜矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料。層間介電層802可以通過PE化學氣相沉積製程或其他合適的沉積技術來沉積。在一些實施方式中，在形成層間介電層802之後，半導體元件200可以經受高熱積存製程以退火層間介電層。
在一些實施例中，在沉積層間介電層(及/或接觸蝕刻停止層或其他介電層)之後，可進行平坦化製程以暴露閘極堆疊304的頂表面。例如，平坦化製程包含化學機械平坦化(chemical mechanical polishing；CMP)製程，其移除覆蓋閘極堆疊304的層間介電層802(和接觸蝕刻停止層層，如果存在的話)的部分，並平坦化半導體元件200的頂表面。
方法100然後進行到步驟，移除偽閘極(參見步驟108)。閘極電極及/或閘極介電質可以通過合適的蝕刻製程去除。在一些實施方式中，步驟118還包含選擇性地去除元件的通道區中的磊晶層。在一些實施方式中，通過去除偽閘極電極提供了溝槽(例如，將形成閘極結構的鰭之區域，或通道區域)，而此溝槽中的鰭元件之被選擇的磊晶層可被去除。參照第9A、9B和9C圖的示例，從基材202的通道區域和溝槽內去 除磊晶層206。在一些實施方式中，磊晶層206係通過選擇性濕蝕刻製程去除的。在一些實施方式中，選擇性濕蝕刻包含氟化氫(HF)。在一個實施方式中，磊晶層206為矽鍺，並且磊晶層208是矽，如此一來即可選擇性去除矽鍺磊晶層206。在此註明，在步驟118的中間處理階段期間(例如，第9圖)，提供了空隙902在通道區中的相鄰奈米線之間(例如，磊晶層208之間的空隙902)。空隙902可以用周圍環境條件(例如，空氣、氮氣等)填充。
方法100然後進行到步驟120，形成閘極結構。閘極結構可以是多閘極電晶體之閘極。最終的閘極結構可以為高K/金屬閘極堆疊，然而也可為其他組成。在一些實施方式中，閘極結構所形成的閘極與多通道連結，其中多通道由通道區中複數奈米線(在奈米線之間具有空隙)所提供的。
參照第10A、10B和10C圖的示例，在步驟120的實施方式中，通過去除偽閘極及/或釋放奈米線，可在元件200內形成溝槽，而高K/金屬閘極堆疊1002可形成在此溝槽中。在許多實施方式中，高K/金屬閘極堆疊1002包含界面層，在界面層上形成的高K閘極介電層1004及/或形成在高K閘極介電層1004上方的金屬層1006。如本文所使用和描述的，高K閘極介電質包含具有例如大於熱氧化矽(~3.9)的高介電常數的介電材料。在高K/金屬閘極堆疊內使用的金屬層可以包含金屬，金屬合金或金屬矽化物。另外，高K/金屬閘極堆疊的形成可以包含許多沉積製程以形成不同閘極材料，一個或多個襯墊層，且此形成還可包含一個或多個化學機械研磨製程，以去除 多餘的閘極材料，從而平坦化半導體元件200的頂表面。
在一些實施方式中，閘極堆疊1002的界面層可以包含一介電材料諸如二氧化矽(SiO2)、氧化矽鉿(HfSiO)或氮氧化矽(SiON)。界面層可以通過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。閘極堆疊1002的閘極介電層1004可以包含高K介電層，例如氧化鉿(HfO2)。或者，閘極堆疊1002的閘極介電層1004可包含其他高K介電，例如氧化鈦(TiO2)、鋯酸鉿(HfZrO)、氧化鈦(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、氧化鑭(LaO)、一氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、鋯酸鋇(BaZrO)、鍶酸鉿(HfZrO)、鑭酸鉿(HfLaO)、矽酸鉿(HfSiO)、矽酸鑭(LaSiO)、矽酸鋁(AlSiO)、鉭酸鉿(HfTaO)、鈦酸鉿HfTiO)、鈦酸鋇鍶(BaSrTiO3；BST)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氧氮化物(SiON)、其組合或其他合適的材料。可以通過原子層沉積，物理氣相沉積(physical vapor deposition；PVD)，化學氣相沈積(chemical vapor deposition；CVD)，氧化及/或其他合適的方法形成高K閘極介電層1002。高K/金屬閘極堆疊1002的金屬層可以包含單層或者可選的多層結構，例如具有選定功函數以增強元件性能(功函數金屬層)的金屬層、襯墊層、潤濕層、粘附層、金屬合金或金屬矽化物的許多不同組合。舉例來說，閘極堆疊1002的金屬層可以包含鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭 矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)、其他合適的金屬材料或其組合。在許多不同實施方式中，可以通過原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發或其他合適的製程形成閘極堆疊1002的金屬層。此外，閘極堆疊1002的金屬層可以分別形成N型電晶體和P型電晶體，且N型電晶體和P型電晶體可以使用不同金屬層。在許多不同實施方式中，可以進行化學機械研磨製程以從閘極堆疊1002的金屬層去除過量的金屬，從而提供閘極堆疊1002的金屬層一實質上平坦的頂表面。閘極堆疊1002的金屬層1006繪示在第10A、10B和10C圖。另外，金屬層可以提供N型或P型功函數，可以用作電晶體(例如，鰭式電晶體(FINFET))的閘極電極，並且在至少一些實施方式中，閘極堆疊1002的金屬層可以包含多晶矽層。閘極結構1002包含在每個磊晶層208之間的部分，而磊晶層208形成多閘極元件200的通道。
在一個實施方式中，氧化層602提供具有在x方向上的長度為t1的內部間隔物。t1可以在約10奈米和約12奈米之間。尺寸t1可以延伸源極/汲極區域的一完整長度。在一個實施方式中，氧化層602提供在y方向上具有長度為t2的內部間隔物。t2可以在約5奈米和約7nm之間。
半導體元件200可以經歷進一步處理以形成本領域已知的多個特徵和區域。例如，後續的處理可以在基材202上形成接觸開口，接觸金屬以及許多不同接觸/通孔/線和多層 互連特徵(例如，金屬層和層間介電質)，此配置為了連接不同特徵，進而形成可以包含一個或多個多閘極元件的功能電路。在進一步的示例中，多層互連可以包含垂直互連，例如通孔或接觸，以及水平互連，例如金屬線。不同互連特徵可以採用不同導電材料，包含銅、鎢及/或矽化物。在一個實施例中，鑲嵌及/或雙鑲嵌製程用於形成銅相關的多層互連結構。此外，可以在方法100之前，期間和之後實施額外的製程步驟，並且根據方法100的不同實施方式，可以替換或消除上述一些製程步驟。
現在參照第11圖，繪示出了形成多閘極元件的方法1100。方法1100在許多方面實質上類似於方法100，並且上述方法100的描述也適用於方法1100。方法1100的實施方式另外包含在源極/汲極形成之前氧化的磊晶層的一選擇性蝕刻，如下面進一步詳細討論。
在第2A、3A、4A、5A、6A、12A、13A、14A、15A和16A圖中，根據方法1100的許多不同步驟繪示出半導體元件200的實施方式的等角視圖。第2B、3B、4B、5B、6B、12B、13B、14B、15B和16B圖是沿著第一斷面X-X'的半導體元件200的實施方式的對應剖面圖；第2C、3C、4C、5C、6C、12C、13C、14C、15C和16C圖是沿通道(閘極)區域中的第二斷面Y-Y'的半導體元件200的實施方式的相應剖面圖；第3D、4D、5D、6D、12D、13D、14D、15D和16D圖是沿著源極/汲極區中的第三斷面Y2-Y2'的半導體元件200的實施方式的對應剖面圖。
方法1100開始於步驟1102，提供基材。步驟1102可以實質上類似於上面參照第1圖的方法100討論的步驟102。參照第2A、2B和2C圖的示例，如上所述提供基材202。
方法1100進行到步驟1104，其中提供磊晶堆疊。步驟1104可以實質上類似於上面參照第1圖的方法100所討論的步驟104。參照第2A、2B和2C圖的示例，如上所述提供磊晶堆疊204。
方法1100進行到步驟1106，提供一個或多個鰭元件。步驟1106可以實質上類似於上面參照第1圖的方法100所討論的步驟106。參照第2A、2B和2C圖的示例，如上所述提供鰭元件210。
方法1100進行到步驟1108，形成偽閘極結構。步驟1108可以實質上類似於上面參照第1圖的方法100所討論的步驟108。參照第3A、3B、3C和3D圖的示例，如上所述提供閘極結構304。
方法1100進行到步驟1110，形成間隔元件。步驟1110可以實質上類似於上面參照第1圖的方法100所討論的步驟110。參照第4A、4B、4C和4D圖的示例，如上所述提供間隔物材料層402，並繪示於第5A、5B、5C和5D圖，間隔物材料層402可以被回蝕。
方法1100進行到步驟1112，進行磊晶堆疊的磊晶層的選擇氧化。步驟1112可以實質上類似於上面參照第1圖的方法100所討論的步驟112。參照第6A、6B、6C和6D圖的示例，磊晶層306被氧化以形成如上所述的氧化層602。如上所 述，在一個實施方式中，氧化層602是氧化矽鍺。也如上所述，形成的氧化層602可以延伸以鄰接閘極結構304的側面；換句話說，不直接在閘極結構304下面的磊晶層206則會被氧化，包含在間隔元件402下面的磊晶層206。
方法1100然後進行到步驟1113，其中進行選擇性蝕刻製程。選擇性蝕刻可蝕刻氧化層，如上述在步驟1112中所討論。在一些實施方式中，氧化層從鰭元件的源極/汲極區域移除(例如，鄰接在閘極堆疊下方之通道區域的鰭之區域)。直接位於與閘極堆疊相鄰的間隔元件下方的氧化層的一部分保留在基材上(例如，在蝕刻製程期間，間隔元件提供遮罩元件)。如第12A、12B、12C和12D圖所示，已經在鰭210的源極/汲極區中從基材202去除了氧化的磊晶層602的部分。第12A、12B和12D圖繪示出了空隙1202，代替部分的氧化層602，而氧化層(例如氧化矽鍺)的一部分602A保留在基材上。空隙1202可以用周圍環境(例如，空氣，氮氣)填充。在一個實施方式中，通過選擇性濕蝕刻製程去除部分氧化層602。
方法1100進行到步驟1114，形成源極/汲極特徵。步驟1114可以包含成長磊晶層以形成源極/汲極特徵。步驟1114可以實質上類似於上面參照第1圖的方法100所討論的步驟114。參照第13A、13B、13C和13D圖的示例，如上所述形成一磊晶材料源極/汲極層702。與方法100的上述實施方式相比，第13A、13B、13D圖中的方法1100的實施方式繪示出了源極/汲極層702的磊晶材料成長在保留在源極/汲極區域並位於空隙1202中的磊晶層208上。源極/汲極層702抵接氧化層 部分602A及/或間隔層402。因此，在源極/汲極層702和閘極堆疊304之間是氧化部分602A。
第13E圖繪示出了在步驟1114的元件200的一部分，在此註明，元件200的源極/汲極區域包含氧化層部分602A，其鄰接在閘極結構304下面的磊晶層206。進一步討論，磊晶層206係位於通道區中(在閘極結構304下方，將被去除並且在其中形成最終閘極結構)。因此，氧化層部分602A在源極/汲極區域中並且與將形成的閘極結構的一部分共面。氧化層部分602A(例如，氧化矽鍺)也與源極/汲極特徵702共面。
方法1100進行到步驟1116，形成層間介電層。步驟1116可以實質上類似於上面參照第1圖的方法100所討論的步驟116。參照第14A、14B、14C和14D圖的示例，如上所述形成一層間介電層802。
方法1100進行到步驟1118，進行偽閘極移除及/或釋放通道區中的磊晶堆疊的奈米線。步驟1118可以實質上類似於上面參照第1圖的方法100所討論的步驟118。參照第15A、15B、15C和15D圖，去除偽閘極結構304以形成一溝槽。此外，還移除通道區中(例如，溝槽下方)的磊晶層208以“釋放”通道區中的奈米線(例如，磊晶層208)。
方法1100進行到步驟1120，形成閘極結構(例如，替代閘極結構，高k金屬閘極結構)。步驟1120可以實質上類似於上面參照第1圖的方法100討論的步驟120。參照第16A、16B、16C和16D圖的示例，形成包含閘極介電1004和閘極電極1006的閘極結構1002。
在一個實施方式中，氧化層部分602A提供在x方向上具有長度t3的內部間隔物。t3可以在大約4奈米和大約6nm之間。在一個實施方式中，氧化層602A提供具有在y方向上的長度的內部間隔物，其可以在約5奈米和約7nm之間。
現在參照第17圖，繪示出了形成多閘極元件的方法1700。方法1700在許多方面與方法100實質相似，並且上述方法100的描述也適用於方法1100。方法1700在許多方面與方法1100實質相似，並且上述方法1100的描述也應用於方法1700。方法1700的實施方式另外包含在形成間隔物材料層之前對磊晶層的選擇性蝕刻。
方法1700的實施方式的示例在第2A、3A、18A、19A、20A、21A、21E、22A、23A和24A圖中繪示出了根據方法1700許多不同步驟中半導體元件200的實施方式的等角視圖。第2B、3B、18B、19B、20B、21B、22B、23B和24B圖是沿著第一斷面X-X'的半導體元件200的實施方式的相應剖面圖；第2C、3C、18C、19C、20C、21C、22C、23C和24C圖是沿著通道(閘極)區域中的第二斷面Y-Y'的半導體元件200的實施方式的相應剖面圖；第3D、18D、19D、20D、21D、22D、23D和24D圖是沿著源極/汲極區中的第三斷面Y2-Y2'的半導體元件200的實施方式的對應剖面圖。
方法1700開始於步驟1702，提供基材。步驟1702可以實質上類似於上面參照第1圖的方法100所討論的步驟102。參照第2A、2B和2C圖的示例，如上所述提供基材202。
方法1700進行到步驟1704，提供磊晶堆疊。步驟 1704可以實質上類似於上面參照第1圖的方法100所討論的步驟104。參照第2A、2B和2C圖的示例，如上所述提供磊晶堆疊204。
方法1700進行到步驟1706，提供一個或多個鰭元件。步驟1706可以實質上類似於上面參照第1圖的方法100所討論的步驟106。參照第2A、2B和2C圖的示例，如上所述提供鰭元件210。
方法1700進行到步驟1708，形成偽閘極結構。步驟1708可以實質上類似於上面參照第1圖的方法100所討論的步驟108。參照第3A、3B、3C和3D圖的示例，提供如上所述的閘極結構304。
方法1700然後進行到步驟1709，進行磊晶層的選擇性蝕刻。在一實施方式中，去除在步驟1704中所提供的磊晶堆疊的磊晶材料的第一成分。在另一實施方式中，移除的磊晶層是矽鍺。參照第18A、18B、18C和18D圖的示例，已經從鰭210的源極/汲極區域選擇性地蝕刻磊晶層206。在一實施方式中，移除磊晶層206，除了直接在閘極結構304下方的磊晶層206。第18A、18B、18C和18D圖繪示出了鰭210的源極/汲極區域中的取代磊晶層206的空隙1802。空隙1802可以延伸到閘極結構304。空隙1802可以用周圍環境(例如，空氣，氮氣)去填充。在一實施方式中，通過選擇性濕法蝕刻製程去除磊晶層206。在一些實施方式中，選擇性濕蝕刻包含一APM蝕刻(例如，氫氧化銨-過氧化氫-水混合物；ammonia hydroxide-hydrogen peroxide-water mixture)。在一些實施 方式中，選擇性去除包含矽鍺氧化，接著去除氧化矽鍺。例如，可以通過臭氧(O3)清潔提供上述的氧化，然後通過蝕刻劑諸如氫氧化銨去除氧化矽鍺。
方法1700然後進行到步驟1710，其中形成間隔物材料元件。步驟1710可以實質上類似於上面參照第1圖的方法100所討論的步驟110，步驟1710包含沉積共形間隔物材料層。參照第19A、19B、19C和19D圖的實施例，如上所述提供間隔物材料層402沉積在基材202上。由於空隙1802的產生，間隔物材料層402形成在磊晶層208之間在源極/汲極區。如上所述，間隔物材料層402是一合適的介電質。示例性介電質還包含一氮化矽(SiN)、KN1、RN1、碳氮化矽(SiCN)、氧氮化矽(SiON)及/或其他合適的介電，其中KN1是(Si3N4)0.9O0.05C0.05(摻雜5%氧，5%碳的一氮化矽)，RN1是(Si3N4)0.8O0.1C0.1(摻雜10%氧，10%碳的一氮化矽)。
在一些實施方式中，步驟1710繼續包含間隔物材料層的回蝕以形成間隔元件。回蝕可以實質上類似於上面參照第1圖的方法100的步驟110所討論的。參照第20A、20B、20C和20D圖的實施例，間隔件材料層402被回蝕刻以在閘極結構304的側面上形成間隔件元件402。
方法1700進行到步驟1714，形成源極/汲極特徵。步驟1714可以包含成長磊晶層以形成源極/汲極特徵。步驟1714可以實質上類似於步驟114，如上面參照第1圖的方法100所討論的。參照第21A、21B、21C、21D和21E圖的示例，如上所述形成磊晶材料源極/汲極層702。與方法100的上述實 施方式相比，方法1700的實施方式和第21A、21B、21C、21D和21E圖的實施方式繪示出源極/汲極層702的磊晶材料成長在磊晶層208上，此磊晶層208係保留在源極/汲極區域中且有空隙1802在其中。磊晶材料可抵接間隔元件402。
第21E圖示出了在步驟1714的元件200的一部分，在此註明元件200的源極/汲極區包含間隔元件402，其抵接在閘極結構304下面的磊晶層206。如下面進一步討論，將移除通道區(在閘極結構304下方)中的磊晶層206，並在其中形成最終閘極結構。因此，間隔元件402在源極/汲極區域中並且與閘極結構的一部分共面。間隔元件402也與源極/汲極特徵702共面。
方法1700進行到步驟1716，在步驟1716中形成層間介電層。步驟1116可以實質上類似於上面參照第1圖的方法100所討論的步驟116。參照第22A、22B、22C和22D圖的示例，如上所述形成層間介電層802。
方法1700進行到步驟1718，其中進行偽閘極移除及/或釋放通道區中的磊晶堆疊的奈米線。步驟1718可以實質上類似於上面參照第1圖的方法100所討論的步驟118。參照第23A、23B、23C和23D圖的示例，去除偽閘極結構304以形成一溝槽。此外，還移除通道區中(例如，溝槽下方)的磊晶層208以“釋放”通道區中的奈米線(例如，磊晶層208)。
方法1700進行到步驟1720，形成閘極結構(例如，替代閘極結構，高k金屬閘極結構)。步驟1720可以實質上類似於上面參照第1圖的方法100討論的步驟120。參照第 23A、23B、23C和23D圖的示例，形成包含閘極介電1004和閘極電極1006的閘極結構1002。
在一個實施方式中，間隔元件402提供在x方向上具有長度t4的內部間隔物。t4可以在大約4奈米和大約6nm之間。在一個實施方式中，間隔元件402提供在y方向上具有在大約5奈米和大約7nm之間的長度的內部間隔物。
現在參照第25圖，繪示出了形成多閘極元件的方法2500。方法2500在許多方面與方法100實質相似，並且上述方法100的描述也適用於方法1100。方法2500在許多方面與方法1100及/或方法1700實質相似，並且描述上述方法1100及/或1700也適用於方法2500。方法2500的實施方式另外包含在選擇性蝕刻並後續氧化磊晶堆疊的特定磊晶層之前形成間隔層，如下所述。
在第2A、3A、4A、5A、26A、27A、28A、28E、29A、30A和31A圖中繪示出了根據方法2500不同階段的半導體元件200的實施方式的等角視圖。第2B、3B、4B、5B、26B、27B、28B、29B、30B和31B圖是沿著第一斷面X-X'的半導體元件200的實施方式的相應剖面圖；第2C、3C、4C、5C、26C、27C、28C、29C、30C和31C圖是沿著通道(閘極)區域中的第二斷面Y-Y'的半導體元件200的實施方式的相應剖面圖；第3D、4D、5D、26D、27D、28D、29D、30D和31D圖是沿著源極/汲極區域中第三斷面Y2-Y2'的半導體元件200的實施方式的對應剖面圖。
方法2500開始於步驟2502，其中提供一基材。步 驟2502可以實質上類似於上面參照第1圖的方法100所討論的步驟102。參照第2A、2B和2C圖的示例，如上所述提供基材202。
方法2500進行到步驟2504，其中提供磊晶堆疊。步驟2504可以實質上類似於上面參照第1圖的方法100所討論的步驟104。參照第2A、2B和2C圖的示例，如上所述提供磊晶堆疊204。
方法2500進行到步驟2506，其中提供一個或多個鰭元件。步驟2506可以實質上類似於上面參照第1圖的方法100所討論的步驟106。參照第2A、2B和2C圖的示例，如上所述提供鰭元件210。
方法2500進行到步驟2508，其中形成偽閘極結構。步驟2508可以實質上類似於上面參照第1圖的方法100所討論的步驟108。參照第3A、3B、3C和3D圖的示例，如上所述提供閘極結構304。
方法2500然後進行到步驟2510，其中形成間隔元件。步驟2510可以實質上類似於上面參照第1圖的方法100所討論的步驟110，包含沉積一共形間隔物材料層。參照第4A、4B、4C和4D圖的示例，在基材202上沉積間隔物材料層402。如上面參考方法100所討論的，間隔物材料層402是一合適的介電質。步驟2510可以包含回蝕刻間隔件材料。
間隔物材料層可以是一共形層(參見例如第4圖)，其後續被回蝕以形成間隔元件的(參見例如第5圖)。在一些實施方式中，沉積間隔件材料層之後，接著回蝕(例如，非 等向性地)介電間隔件材料。參照第5A、5B、5C和5D圖的示例，在形成間隔物材料層402之後，間隔物材料層402可以被回蝕刻以暴露的鰭元件210的一些部分，此部分鄰近閘極結構304且不被閘極結構304覆蓋(例如，源極/汲極區域)。間隔層材料可以保留在閘極結構304的側面上以形成間隔元件。在一些實施方式中，間隔層402的回蝕可以包含濕蝕刻製程，乾蝕刻製程，多步蝕刻製程及/或其組合。間隔層402可以從暴露的磊晶堆疊204的頂表面和暴露的磊晶堆疊204的側表面移除，如第5A、5B和5D圖所示。可以從閘極堆疊304的頂表面去除間隔層402，如圖5C所示。
然後，方法2500進行到步驟2511，進行磊晶層的選擇性蝕刻。在一個實施方式中，移除在步驟2504中提供的磊晶堆疊的磊晶材料的第一成分。在另一實施方式中，移除的磊晶層是矽鍺。參照第26A、26B、26C和26D圖的示例，已經從鰭210的源極/汲極區域選擇性地蝕刻磊晶層206。第26A、26B、26C和26D圖繪示出了空隙2602代替了鰭210的一些部分。鰭210的源極/汲極區中的磊晶層206。空隙2602可以用周圍環境(例如，空氣、氮氣)填充。在一實施方式中，通過選擇性濕蝕刻製程去除磊晶層206的部分。在一些實施方式中，選擇性濕蝕刻包含APM蝕刻(例如，氫氧化銨-過氧化氫-水混合物)。因此，在此註明，由於間隔元件402保護抵接在閘極結構304的磊晶層206A不被移除，空隙2602不抵接閘極結構304的側面。這被繪示為磊晶層部分206A。
然後，方法2500進行到步驟2512，進行剩餘磊晶 層的選擇性氧化。再次，應在此註明，在步驟2511中的選擇性蝕刻去除磊晶層206期間，間隔元件402保護直接抵接在閘極結構304的磊晶層部分206A。第26A和26B圖繪示在已被回蝕的間隔元件402下方，存在磊晶層206A，使得在鰭210的源極/汲極區上的間隔元件402之間沉積有磊晶層206。
由於磊晶堆疊204的層的不同的氧化速率，特定的層被氧化，例如部分206A被氧化以形成氧化部分2702，所以氧化過程可以被稱為選擇性氧化。在一些示例中，可以通過將元件200暴露於濕氧化製程，乾氧化製程或其組合來進行氧化製程。在至少一些實施方式中，元件200暴露於濕氧化製程，使用水蒸氣或蒸汽作為氧化劑，在約1ATM的壓力下，在約400-600℃的溫度範圍內，約0.5-2小時。在此註明，本文提供的氧化製程條件僅是示例性的，並且不意味著限制。參照第27A和27B圖的示例，從部分206A形成氧化部分2702。
方法2500進行到步驟2514，形成源極/汲極特徵。步驟2514可以包含成長磊晶層以形成源極/汲極特徵。步驟2514可以實質上類似於上面參照第1圖的方法100所討論的步驟114。參照第28A、28B、28C、28D和28E圖的示例，如上所述形成磊晶材料源極/汲極層702。與方法100的上述實施方式相比，方法2500的實施方式和第28A、28B、28C和28D圖的實施方式繪示出了源極/汲極層702的磊晶材料成長磊晶層208上，此磊晶層208在保留在源極/汲極區域中且有空隙在其中並且與氧化部分2702相鄰。磊晶材料可以也抵接在間隔元件402。
第28E圖繪示出在步驟2514的元件200的一部分，在此註明元件200的源極/汲極區域包含氧化層部分2702，其抵接閘極結構304下面的磊晶層206。如下面進一步討論的，將移除通道區(在閘極結構304下方)中的磊晶層206，並在其中形成最終閘極結構的一部分。因此，氧化層部分2702與源極/汲極區中的閘極結構的一部分共面。氧化層部分2702(例如，氧化矽鍺)也與源極/汲極特徵702共面。
方法2500進行到步驟2516，形成層間介電層。步驟1116可以實質上類似於上面參照第1圖的方法100所討論的步驟116。參照第29A、29B、29C和29D圖的示例，如上所述形成層間介電層802。
方法2500進行到步驟2518，移除偽閘極及/或釋放通道區中的磊晶堆疊的奈米線。步驟2518可以實質上類似於上面參照第1圖的方法100所討論的步驟118。參照第30A、30B、30C和30D圖的示例，去除偽閘極結構304以形成一溝槽。此外，還移除通道區中(例如，溝槽下方)的磊晶層208以“釋放”通道區中的奈米線(例如，磊晶層208)。
方法2500進行到步驟2520，其中形成閘極結構(例如，替代閘極結構，高k金屬閘極結構)。步驟2520可以實質上類似於上面參照第1圖的方法100所討論的步驟120。參照第31A、31B、31C和31D圖的示例，形成包含閘極介電1004和閘極電極1006的閘極結構1002。
在一個實施方式中，氧化部分2702提供具有在x方向上的長度t5的內部間隔物。t5可以在大約4奈米和大約 6nm之間。在一個實施方式中，氧化部分2702提供在y方向上具有在約5奈米和約7nm之間的長度的內部間隔物。
因此，提供了閘極結構不直接接觸或抵接源極/汲極區域的方法和元件。介電材料(例如，間隔物元件402及/或氧化的磊晶層(例如，磊晶層302))的配置在源極/汲極特徵702和閘極結構1002之間。在一些實施方式中，這有助於減少閘極到汲極的電容(gate-to-capacitance；Cgd)。在一些實施方式中，這減少了元件的有效電容(effective capacitance；Ceff)，而且對有效電流(Ieff)沒有的明顯耗損。因此，在一些實施方式中，可以改善電路的速度。第32圖繪示出了三個示例性實驗實施方式的相對性能。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (10)

  1. 一種形成一多閘極半導體元件的方法，包含：提供一具有數個第一類磊晶層與數個第二類磊晶層的鰭；移除該鰭的一通道區域內的該些第二類磊晶層的一第一層的一第一部份，以形成一開口於該些第一類磊晶層的一第一層與該些第一類磊晶層的一第二層之間；形成具有一閘極介電質與一閘極電極的一閘極結構的一部分於該開口中；形成一介電材料，抵接該閘極結構的該部分；以及形成一源極/汲極特徵，於該些第一類磊晶層的該第一層與該些第一類磊晶層的該第二層之間，其中該介電材料位於該源極/汲極特徵與該閘極結構之間。
  2. 如請求項1所述之形成該多閘極半導體元件的方法，更包含：移除部分的該介電材料，使該源極/汲極特徵形成於該些第一類磊晶層的該第一層與該些第一類磊晶層的該第二層之間。
  3. 如請求項1所述之形成該多閘極半導體元件的方法，其中該形成該介電材料在該鰭的該源極/汲極區域中，包含氧化該鰭的該些第二類磊晶層的該第一層的一第二部分。
  4. 如請求項1所述之形成該多閘極半導體元件的方法，其中該形成該介電材料在該鰭的該源極/汲極區域中，包含放置一保形的間隔物材料層，並回蝕該保形的間隔物材料層。
  5. 一種形成一半導體元件的方法，包含：形成一第一矽層與一第二矽層；形成一矽鍺層在該第一矽層與該第二矽層之間；移除該矽鍺層的一第一部份以提供一開口於一通道區域內的該第一矽層與該第二矽層之間；提供該矽鍺層之一氧化的第二部分鄰近該開口；磊晶成長一源極/汲極特徵在該第一矽層與該第二矽層上，並抵接該矽鍺層的該氧化的第二部分的一側壁；以及形成一閘極結構的一第一區域在該開口中，其中鄰近該閘極結構的該第一矽層與該第二矽層之每一者提供一通道。
  6. 如請求項5所述之形成該半導體元件的方法，其中該形成該閘極結構的該第一區域包含形成一閘極介電質與一閘極電極層在該開口中。
  7. 如請求項5所述之形成該半導體元件的方法，更包含：在成長該源極/汲極特徵之前，蝕刻至少一部份的該矽鍺層的該氧化的第二部分。
  8. 如請求項5所述之形成該半導體元件的方法，其中該磊晶成長該源極/汲極特徵在該第一矽層與該第二矽層上，包含成長一半導體材料在該矽層的一頂部表面上，其中在磊晶成長該源極/汲極特徵時，該第二矽層的一頂部表面連接該氧化的第二部分。
  9. 一種多閘極半導體元件，包含：一鰭元件，具有交替堆疊的複數個第一類磊晶層與複數個第二類磊晶層；一閘極結構，其中該閘極結構的一部分穿過該些第一類磊晶層且位於相鄰的該些第二類磊晶層之間；一磊晶源極/汲極特徵，位於相鄰的該些第二類磊晶層之間；以及一介電間隔物，位於該閘極結構之該部分與該磊晶源極/汲極特徵之間。
  10. 如請求項9所述之多閘極半導體元件，其中該介電間隔物沿著一平面位在該閘極結構與該磊晶源極/汲極之間，其中該平面係沿著該鰭的一長度延伸，該鰭的該長度比該鰭的一寬度長。
TW106135961A 2016-11-18 2017-10-19 多閘極元件與其形成之方法 TWI647852B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/355,844 2016-11-18
US15/355,844 US10008603B2 (en) 2016-11-18 2016-11-18 Multi-gate device and method of fabrication thereof

Publications (2)

Publication Number Publication Date
TW201820634A TW201820634A (zh) 2018-06-01
TWI647852B true TWI647852B (zh) 2019-01-11

Family

ID=62068746

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106135961A TWI647852B (zh) 2016-11-18 2017-10-19 多閘極元件與其形成之方法

Country Status (5)

Country Link
US (4) US10008603B2 (zh)
KR (1) KR102082443B1 (zh)
CN (1) CN108074983B (zh)
DE (1) DE102017117942A1 (zh)
TW (1) TWI647852B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756174B2 (en) 2017-04-26 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-stacked semiconductor nanowires and source/drain spacers
US11367783B2 (en) * 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
WO2020042254A1 (zh) * 2018-08-28 2020-03-05 中国科学院微电子研究所 一种高精度的刻蚀方法
US10868162B1 (en) * 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
US10686050B2 (en) * 2018-09-26 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10797151B2 (en) * 2018-09-27 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures for field effect transistors
US11335604B2 (en) * 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11101359B2 (en) * 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
CN109904234B (zh) * 2019-03-01 2022-07-26 中国科学院微电子研究所 一种纳米线围栅器件制造方法
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
KR20210000815A (ko) 2019-06-26 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11165032B2 (en) 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11563015B2 (en) * 2020-02-11 2023-01-24 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
DE102020126080A1 (de) * 2020-04-28 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit einer eine rückseitigen durchkontaktierung und verfahren zur herstellung derselben
US11532626B2 (en) * 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US20220199773A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Condensed source or drain structures with high germanium content
US20220223743A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Overhanging source/drain contact

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20110223736A1 (en) * 2010-03-09 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. LDD Epitaxy for FinFETs
US20140197458A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Fabricating Same
US20150031181A1 (en) * 2011-07-27 2015-01-29 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
CN102646624B (zh) * 2012-03-31 2014-04-16 上海华力微电子有限公司 基于SOI的三维阵列式后栅型Si-NWFET制造方法
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
WO2015190852A1 (en) * 2014-06-11 2015-12-17 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US10199502B2 (en) * 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US20110223736A1 (en) * 2010-03-09 2011-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. LDD Epitaxy for FinFETs
US20150031181A1 (en) * 2011-07-27 2015-01-29 Advanced Ion Beam Technology, Inc. Replacement source/drain finfet fabrication
US20140197458A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Fabricating Same

Also Published As

Publication number Publication date
US11145762B2 (en) 2021-10-12
KR102082443B1 (ko) 2020-02-28
KR20180056362A (ko) 2018-05-28
US20200098923A1 (en) 2020-03-26
US20180301560A1 (en) 2018-10-18
US11393926B2 (en) 2022-07-19
CN108074983B (zh) 2020-10-02
US10008603B2 (en) 2018-06-26
DE102017117942A1 (de) 2018-05-24
US11955554B2 (en) 2024-04-09
TW201820634A (zh) 2018-06-01
CN108074983A (zh) 2018-05-25
US20180145176A1 (en) 2018-05-24
US20220359754A1 (en) 2022-11-10

Similar Documents

Publication Publication Date Title
TWI647852B (zh) 多閘極元件與其形成之方法
US11942548B2 (en) Multi-gate device and method of fabrication thereof
US11355611B2 (en) Multi-gate device and method of fabrication thereof
US10790280B2 (en) Multi-gate device and method of fabrication thereof
US10157799B2 (en) Multi-gate device and method of fabrication thereof
TWI804735B (zh) 半導體裝置及其製造方法
TWI737296B (zh) 半導體裝置及其製造方法
US11276695B2 (en) Multi-gate device and related methods
US20230111453A1 (en) Method of forming semiconductor device
US20200119004A1 (en) Multi-gate device and related methods
TWI840752B (zh) 半導體裝置及其製造方法