JP5159107B2 - 極薄ｓｏｉ／ｓｇｏｉ基板上の超高速ｓｉ／ｓｉｇｅ変調ドープ電界効果トランジスタ - Google Patents

極薄ｓｏｉ／ｓｇｏｉ基板上の超高速ｓｉ／ｓｉｇｅ変調ドープ電界効果トランジスタ Download PDF

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Description

本発明は、一般にシリコン及びシリコンゲルマニウム・ベースの半導体トランジスタ・デバイスに関するものであり、より具体的には、ＲＦ、マイクロ波、サブミリ波及びミリ波を含むさまざまな通信用途のための、超高速、低ノイズの性能を持った、成長型エピタキシャル電界効果トランジスタ構造を含むデバイス設計に関する。好ましくは、このエピタキシャル電界効果トランジスタ構造は、２００ＧＨｚを越えるｆｍａｘを達成するために極薄ＳＯＩ又はＳＧＯＩ基板上に最適な変調ドープ・ヘテロ構造を形成するシリコン及びシリコンゲルマニウム層を組込んだ、高移動度ひずみｎ−チャネル・トランジスタのための、極限的なデバイス小型化及び層構造設計を含む。
変調ドープ引張ひずみＳｉの量子井戸における実質的な電子移動度の増加（すなわち、バルクシリコンの３から５倍）の魅力は、Ｓｉ／ＳｉＧｅのｎ−チャネル変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）に関するデバイス開発の長い歴史をもたらしてきた。後に、ＳｉＧｅＭＯＤＦＥＴが、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）に比べて、より電力消費量が低く、より低ノイズの特性を持つことが示されている。同様に、ＲＦバルクＳｉＣＭＯＳデバイスに比べて、ＳｉＧｅＭＯＤＦＥＴは、さらにより低いノイズ特性と、より高い最大発振振動数（ｆｍａｘ）を持つ。それゆえに、Ｓｉ／ＳｉＧｅＭＯＤＦＥＴは、高速、低ノイズで低エネルギーの通信用途のために益々魅力的なデバイスになりつつあり、そうした用途のためには、低価格であることと、ＣＭＯＳロジック技術との適合性が必要であり、それはしばしば必須である。最近、０．２μｍから０．５μｍまでである長いチャネル長を持ったｎ−チャネルＭＯＤＦＥＴが、デバイス性能を促進することが示されている。
一般的に、Ｓｉ／ＳｉＧｅＭＯＤＦＥＴデバイスは、ドーピングされていない引張ひずみシリコン（ｎＦＥＴ）又は圧縮ひずみＳｉＧｅ（ｐＦＥＴ）の量子井戸チャネルを持ち、それによって、引き起された歪みが、キャリアの閉じ込めをもたらすことに加えて、チャネル内でのキャリア移動度を増加するために利用される。変調ドーピングの相乗的な付加は、ドーパントからのイオン化した不純物による散乱を減らすことによって、そしてさらに埋設チャネル内の表面粗さによる散乱を減らすことによって、チャネル内のキャリア移動度をさらに改善する。室温における移動度の最高記録２８００ｃｍ２／Ｖｓは、緩和Ｓｉ０．７５Ｇｅ０．２５バッファ上に成長させた引張ひずみシリコンチャネル中の電子移動度に対して達成されている。反対に、Ｓｉ０．３５Ｇｅ０．６５バッファ上に成長させた純Ｇｅチャネル中の非常に高いホール移動度が達成されている。ひずみシリコンｎＭＯＤＦＥＴに対して達成されている最高のｆＴは９０ＧＨｚであり、最高のｆｍａｘは１９０ＧＨｚ［Ｋｏｅｓｔｅｒ，ＩＥＤＭ２００３］である。これまで、ｆＴもｆｍａｘもＳｉ／ＳｉＧｅＭＯＤＦＥＴによっては２００ＧＨｚに達していない。
Ａｎｎｕａｌ Ｒｅｖｉｅｗ ｏｆ Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ，ｖｏｌ．３０，２０００，ｐ．３４８−３５５ 米国特許出願第１０／３８９，１４５号 米国特許第６，７５０，１１９号
本発明者らが行ったシミュレーション研究において説明されているように、より高速を達成するためには、ＭＯＤＦＥＴは垂直寸法と水平（又は横の）寸法の両方において適切に縮小されなければならない。しかし、ＭＯＤＦＥＴを縮小することはＣＭＯＳの縮小より、さらに挑戦的でさえあり、その理由は以下の通りである。１）水平方向の縮小がソースとドレーンをより近づけて、ＣＭＯＳの場合と同様に、短チャネル効果及びバルク・パンチスルーが横方向の縮小を妨げる主な障害となるため、及び、２）層構造の垂直方向の縮小が困難になるためである。横方向の縮小だけでは、性能の向上を保てない。しかし、量子井戸の深さ（ｄＱＷ）を減らすためのＭＯＤＦＥＴ構造の垂直方向の縮小は、特にｎ＋供給層の縮小及び階段性のために、かなり困難であり、ここで、ｎ＋供給層は非特許文献１に説明されているように、一般にリンによりドーピングされている。図１１は、Ｇ１（世代）層構造に対するリン（Ｐ）のドーピング・プロフィルのグラフ２００を示し、ＣＶＤ成長系におけるリンのドーピングに附随した定常状態Ｐドーピング問題２０１及び過渡的Ｐドーピング問題２０２を示す。
ＭＯＤＦＥＴデバイス構造体の製作における横及び垂直方向の縮小に伴う困難を克服するＭＯＤＦＥＴデバイス構造体の縮小技術を提供することが大いに望ましい。
さらに、本発明と同じ譲受人に譲渡された出願継続中の、Ｊ．Ｃｈｕ他によって２００３年３月１５日に出願された「Ｄｕａｌ Ｓｔｒａｉｎ Ｓｔａｔｅ ＳｉＧｅ Ｌａｙｅｒｓ ｆｏｒ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ」と題する特許文献１において、厚いシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板の上のＭＯＤＦＥＴは、バルク基板上のＭＯＤＦＥＴと同じように振る舞うであろうことが示されている。出願継続中の特許文献１は、高性能のための重要な層構造を明細に記すことなしに、ＳＧＯＩ基板上の一般的なＭＯＤＦＥＴ層構造について詳しく記述している。
さらに、ＭＯＤＦＥＴデバイス構造がより良い雑音指数、受諾しうる電圧利得及び良好なターンオフ特性を伴う超高速デバイス性能（例えば、ｆＴ，ｆｍａｘ＞３００ＧＨｚ）を示す、極薄のＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）基板の上に形成される縮小ＭＯＤＦＥＴデバイス構造を提供することが大いに望ましい。
本発明は、適切に縮小され、大幅に改善されたＲＦ性能を示す、薄いＳＧＯＩ／ＳＯＩ基板上に構築された、高電子移動度ｎ−チャネルＭＯＤＦＥＴデバイスに向けられる。
本発明は、ＭＯＤＦＥＴデバイス及び従来技術の限界に立ち向かう製造方法に向けられ、その製造方法は、ｎＭＯＤＦＥＴの層構造及びソース／ドレーン接合の垂直方向の縮小と、デバイス構造に関する先例のない程の横方向の縮小とを達成し、その結果、受諾しうる電圧利得及び良好なターンオフ特性を伴う超高速性能（例えば、ｆＴ，ｆｍａｘ＞３００ＧＨｚ）を示すデバイスをもたらす。
本発明のＭＯＤＦＥＴデバイスの製造方法においては、ＭＯＤＦＥＴデバイスは極薄のＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）基板の上に作られ、その際、本体は完全空乏型となる。抑制された短チャネル効果により、出力コンダクタンス（ｇｄ）は低減できる。従って、ＤＣ電圧利得（ｇｍ／ｇｄ）、直線性、及びｆｍａｘは大きく改善される。さらに、極薄ＳｉＧｅバッファ層の供給はまた、ＳｉＧｅの低い熱伝導度による自己発熱を減らし、そのことが駆動電流を減らす。バルクＭＯＤＦＥＴと比較して、完全空乏型のＳＧＯＩのＭＯＤＦＥＴはより良いノイズ指数及びより低いソフトエラー率を示す。好ましくは、本発明のエピタキシャル電界効果トランジスタ構造は、重要なデバイス・スケーリング、及び、高移動度ひずみｎ−チャネル・トランジスタのための層構造設計を含み、その設計は、＞３００ＧＨｚのｆｍａｘを達成する目的で、極薄ＳＯＩ又はＳＧＯＩ基板上に最適の変調ドープ・ヘテロ構造を形成するために、シリコン及びシリコンゲルマニウム層を組込むことによって実現される。
リン取込み速度を成長速度によって制御できること（前述の非特許文献１を参照せよ）を研究が示しているので、本発明のさらなる目的は、階段状のＰドーピングを伴う薄いＳｉＧｅエピタキシャル層を達成する、新しいＭＯＤＦＥＴデバイス構築法を提供することである。この目的において、超高速性能に必要とされる適切な垂直方向の縮小又はＭＯＤＦＥＴ層構造の設計に適応させ、調和させる目的で、階段状のリン・ドーピング・プロフィルを達成するための新しい低温成長技術が実施される。
製作過程の間のリンの拡散を防ぐために、少量の炭素がＳｉＧｅ供給層のエピタキシャル成長の間に組込まれてもよく、その方法は、本発明と同じ譲受人に譲渡された出願継続中の「Ｅｐｉｔａｘｉａｌ ａｎｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｇｒｏｗｔｈ ｏｆ Ｓｉ１−ｘ−ｙＧｅｘＣｙ ａｎｄ Ｓｉ１−ｙＣｙ Ａｌｌｏｙ Ｌａｙｅｒｓ ｏｎ Ｓｉ ｂｙ ＵＨＶ−ＣＶＤ」と題する特許文献２（代理人整理番号ＹＯＲ９２００１０３０８ＵＳ１）において説明されている。
本発明はさらに、適切に縮小され、薄いＳＧＯＩ／ＳＯＩ基板上に作られ、やはり非常に高いＲＦ性能を持つような、高ホール移動度ｐ−チャネルＭＯＤＦＥＴに向けられる。
本発明の装置及び方法のなお一層の特色、態様、及び利点が、以下の説明、添付の請求項、及び添付の図面に関してよりよく理解されるであろう。
図１−図５は、本発明に従って適切に縮小された、薄いＳｉＧｅＯＩ基板（Ｇ１−Ｇ４世代のデバイス）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造体を示す断面略図である。図６は、本発明に従って適切に縮小された、薄いＳＧＯＩ基板上のＳｉ／ＳｉＧｅのｐ型ＭＯＤＦＥＴ構造体を示す。
図１は第１の実施形態によるＭＯＤＦＥＴデバイスを詳細に示す。図１に示されるように、トップドープ型ｎＭＯＤＦＥＴデバイス１０は、Ｓｉ基板層５と、基板５の上に形成されて厚さが２００ｎｍまでの範囲にあり、シリコンの酸化物、窒化物、酸窒化物を含む埋設誘電体層８と、ｎ＋型にドーピングされたそれぞれソース領域１１とドレーン領域１２との間に形成されるチャネル領域２５と、ゲート導体１８をチャネル２５から分離するゲート誘電体層２２を有するゲート構造部２０と、を含む。図に示されるように、ゲート誘電体層は、シリコンの酸化物、窒化物、酸窒化物、及び、Ｈｆ、Ａｌ、Ｚｒ、Ｌａ、Ｙ、Ｔａの酸化物及びケイ酸塩を、単独に又は組合せて含んでよい。本発明に従って、ドレーン、ソース、ゲート及びチャネルの領域を含むデバイスの寸法が縮小されていることを理解することが重要である。特にチャネル領域２５は、厚さがおおよそ１０ｎｍで長さが約１５０ｎｍである量子井戸構造を含む。
図１におけるデバイス１０のチャネル領域２５の構成は以下の通りである。ｐ−型ドーパントを有する緩和ＳｉＧｅ層３０が、３０％から５０％の間のＧｅ含有量を有し且つ厚さが２０ｎｍから３０ｎｍの間の埋設誘電体層８の上に設けられる。ｐ−型ドーピングの濃度は、イオン注入又はその場ドーピングを用いて、１ｅ１４ｃｍ−３から５ｅ１７ｃｍ−３の間である。緩和ＳｉＧｅ層は、１ｅ１４ｃｍ−３から５ｅ１７ｃｍ−３までの濃度レベルまでプレドーピングしてもよい。緩和ＳｉＧｅ層、及びチャネル２５を含んだ他の層は、ＵＨＶＣＶＤ法によって成長させられることが好ましいが、しかし、ＭＢＥ、ＲＴＣＶＤ、ＬＰＣＶＤプロセスなど他の技術を採用してもよい。５パーセント（５％）のＳｉＧｅシード層３１（Ｓｉ０．９５Ｇｅ０．０５）が次いで緩和ＳｉＧｅ層３０上にエピタキシャルに成長させられ、組み込みＳｉ１−ｘＧｅｘ再成長バッファ層３２が、形成されたＳｉＧｅシード層３１上に形成される。エピタキシャルに成長したＳｉＧｅシード層の厚さは０ｎｍから５ｎｍまでの範囲にあり、組み込みＳｉＧｅ再成長バッファ層３２の厚さは２０ｎｍから３０ｎｍの範囲にあり、１０％から４０％の間のＧｅ含有量「ｘ」を持つ。次に、エピタキシャル引張ひずみＳｉ層３３が、ＳｉＧｅバッファ層３２の上に５ｎｍないし７ｎｍの厚さに成長させられる。次いで、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層３４が、ひずみＳｉ層上に３ｎｍないし５ｎｍの厚さに形成され、３０％から４０％の間のＧｅ含有量「ｙ」を持つ。次に、エピタキシャルＳｉ１−ｚＧｅｚ供給層３５がスペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられ、２ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３５％から５０％の間のＧｅ含有量「ｚ」を持つ。Ｓｉ１−ｚＧｅｚ供給層は、４２５℃から５５０℃の間の温度範囲において成長させられ、ドーパント前駆物質としてフォスフィンガスを、単独で、又は、Ｈ２、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｎ２を含む（但し、これらに限定はされないが）元素を一つ又は複数含んだ混合物中で用いて、その場ドーピングすることができる。好ましくは、フォスフィンガス・ドーパント前駆物質の流速は、前述のその場ドーピングがエピタキシャル成長プロセスを妨害することなしに実行されるように、直線的スロープ又は段階的なプロフィルを持つ。ＡｓＨ３又はＳｂＨ３などの前駆物質が同様に使用できることが理解される。ここで述べられるように、製作プロセスの間のＰの拡散を防ぐために、ＳｉＧｅ供給層３４の、すなわち、約０．１から２％までの好ましくは約１から１．５％までのＣ含有量を持ったＳｉＧｅＣ層のエピタキシャル成長の間に、少量の炭素を組込むことができる。最後に、エピタキシャル引張ひずみＳｉキャップ層３６が供給層３５の上に０ｎｍないし３ｎｍの厚さに成長させられ、５ｅ１７ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持つ。
図１のトランジスタ・デバイスを形成するために、ゲート誘電体層２２がひずみＳｉキャップ層上に形成され、その厚さは１ｎｍより薄い。ゲート導体１８は、ゲート誘電体層２２の上に形成されたＴ型ゲート形状、長方形状、又はマルチ・フィンガー形状を持ち、３０ｎｍから１００ｎｍの間の長さにおいて、Ｐｔ、Ｉｒ、Ｗ、Ｐｄ、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｃｏを、単独に又は組合せて含んでよい。形成されたドレーン領域１２は５ｅ１９ｃｍ−３より大きなｎ型ドーピング濃度を持ち、そして形成されたソース領域１１は５ｅ１９ｃｍ−３より大きなｎ型ドーピング濃度を持つ。ゲート導体１８とドレーン領域又はソース領域のどちらかとの距離は、約２０ｎｍから１００ｎｍまでである。図示されていないが、デバイスはさらにゲート電極２０を囲む保護層であって、１から４の間の誘電率を持った保護層を含んでよい。図１に示されているように、形成されたｎＭＯＤＦＥＴの量子井戸構造部ｄＱＷは、組み込みＳｉＧｅスペーサ層３４と、ｎ＋型ドープＳｉＧｅ層３５と、ｎ＋型ドープＳｉキャップ層３６の層とを含み、図１に示された寸法によれば、合計の深さがおおよそ１０ｎｍとなる。
代替の実施形態において、図１のシード層３１は省いてもよい。図２は、図１のトップドープ型ｎＭＯＤＦＥＴと同一であるが、シード層を含まない高電子移動度デバイス４０を示す。
図３は、ボトムドープ型の高電子移動度ｎＭＯＤＦＥＴデバイス５０を描いた本発明の第２の実施形態を示す。図３に示されるように、デバイス５０は、Ｓｉ基板層５と、基板５上に形成され、例えばシリコンの酸化物、窒化物、酸窒化物を含む埋設誘電体層８と、ｎ＋型にドーピングされたそれぞれソース領域１１及びドレーン領域１２の間に形成されるチャネル領域５５と、ゲート構造部２０と、を有する。チャネル構造部５５は、絶縁体８の上で厚さが１０ｎｍから５０ｎｍの間の緩和ＳｉＧｅ層６０と、ＳｉＧｅ層６０上に０ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ０．９５Ｇｅ０．０５シード層６１と、シード層上に２ｎｍないし８ｎｍの厚さに成長させられ、１ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持つエピタキシャルＳｉ１−ｚＧｅｚ供給層６２と、供給層上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層６３と、スペーサ層上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉチャネル層６４と、ひずみＳｉ層の上に１ｎｍないし２ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層６５と、スペーサ層上に０ｎｍないし２ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層６６とを有する。第１の実施形態におけると同様に、ＳｉＧｅ供給層６１のすなわち約０．１から２％までの好ましくは約１から１．５％までのＣ含有量を持ったＳｉＧｅＣ層のエピタキシャル成長の間に、少量の炭素を組込むことができる。さらに、図３の第２の実施形態に関して、全てのゲート導体の形状及びそれぞれのソース／ドレーン領域への距離、ソース／ドレーン領域のドーパント濃度、及び、ゲート導体金属及びゲート誘電体の組成は、第１の実施形態（図１）と同じである。図３に示されているように、形成されたｎＭＯＤＦＥＴの量子井戸構造部ｄＱＷは、おおよそ２ｎｍの深さを持ったｎ＋型ドープＳｉキャップ層６６の層を含む。
図３の構造５０の代替の実施形態において、シード層を省いてもよい。従って、結果として生じる構造体は、図３のボトムドープ型ｎＭＯＤＦＥＴと同一であるが、しかしシード層を持たない高電子移動度デバイスである。この代替の実施形態においては、ＳＧＯＩ基板は、絶縁体上にあって３０から４０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間の緩和ＳｉＧｅ層と、緩和ＳｉＧｅ層上に２．５ｎｍないし８ｎｍの厚さに成長させられた、２ｅ１８ｃｍ−３から２ｅ１９ｃｍ−３の間のｎ型ドーピング濃度「ｚ」を持ち、３５から５０％の間のＧｅ含有量を持つエピタキシャルＳｉ１−ｚＧｅｚ供給層と、供給層上に３ｎｍないし５ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量「ｙ」を持つエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、スペーサ層上に５ｎｍないし７ｎｍの厚さに成長させられた、１ｅ１６ｃｍ−３より小さなドーピング濃度を持つエピタキシャル引張ひずみＳｉチャネル層と、Ｓｉチャネル層上に１ｎｍないし２ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量を持つエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、スペーサ層上に０ｎｍないし２ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層とを含む。トランジスタ・デバイスは、図３に関して示され、説明されるように、ドレーン、ソース及びゲート導体領域が加わって完成する。
図４は、ボトムドープ型でドープ移動層を含んだ高電子移動度ｎＭＯＤＦＥＴデバイス７０で描かれた本発明の第三の実施形態を示す。図４に示されるように、デバイス７０は以下の層を含んだＳＧＯＩ基板を有し、それらの層は、厚さが２ｎｍから８ｎｍの間であって、イオン注入又はその場ドーピングによる１ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持ったＳｉ１−ｚＧｅｚ供給層７１と、供給層上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層７２と、スペーサ層７２上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉチャネル層７３と、ひずみＳｉ層７３上に１ｎｍないし２ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層７４と、スペーサ層上に０ｎｍないし２ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層７５である。好ましくは、ドープ移動Ｓｉ１−ｚＧｅｚ供給層７１は、「ａ」が約０から３０％の間であり、「ｘ」が３０から５０％の間にあるものとして、ｚ＝ｘ＋ａのＧｅ含有量を持ち、そして、ウエーハ・ボンディング及びスマートカット・プロセスによって形成される。その代わりに、Ｓｉ１−ｚＧｅｚ供給層は、ＳＧＯＩ基板の形成プロセスにおける層移動の前に、１ｅ１８から５ｅ１９ａｔｏｍｓ／ｃｍ３までの濃度レベルまでプレドーピングしてもよい。ドープ移動Ｓｉ１−ｚＧｅｚ供給層はさらに、Ｓｉ１−ｍ−ｎＧｅｍＣｎ層を含んでよいが、ここで、ｍ＝ｘ＋ｂであり、「ｂ」は０から３０％の間であり、「ｎ」は０．１から２％の間である。Ｓｉ１−ｙＧｅｙスペーサ層７２と７４は、「ｃ」が０から２０％の間にあるものとして、ｙ＝ｘ＋ｃのＧｅ含有量を有する。さらに、図４の第三の実施形態に関して、全てのゲート導体の形状及びそれぞれのソース／ドレーン領域への距離、ソース／ドレーン領域のドーパント濃度、及び、ゲート導体金属及びゲート誘電体の組成及び厚さは、第１の実施形態（図１）において示されたのと同じである。図４に示されているように、形成されたｎＭＯＤＦＥＴの量子井戸構造部ｄＱＷは、ｎ＋型ドープＳｉキャップ層７５及びスペーサ層７４を含み、おおよそ４ｎｍより小さな深さを持つ。
図５は、ボトム及びトップドープ型でＳｉＧｅ再成長バッファ層を含んだ高電子移動度ｎＭＯＤＦＥＴデバイス８０を描いた本発明の第四の実施形態を示す。図５に示されるように、ｎＭＯＤＦＥＴデバイス８０は、以下の層を持ったＳＧＯＩ基板を有し、それらの層は、絶縁体８上にあって厚さが１０ｎｍから５０ｎｍの間であり、１ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３０から５０％の間のＧｅ含有量を持った緩和ＳｉＧｅ層８１と、ＳｉＧｅ層８１上に１０ｎｍないし５０ｎｍの厚さに成長させられ、底部スペーサ層として役立ち、１０％から３５％の間のＧｅ含有量「ｘ」を持ったＳｉ１−ｘＧｅｘ再成長バッファ層８２と、再成長バッファ層上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層８３と、ひずみＳｉ層８３上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層８４と、スペーサ層８４上に２ｎｍないし８ｎｍの厚さに成長させられ、１ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持ったエピタキシャルＳｉ１−ｚＧｅｚ供給層８５と、供給層８５上に０ｎｍないし３ｎｍの厚さに成長させられ、５ｅ１７ｃｍ−３から５ｅ１９ｃｍ−３の間のｎ型ドーピング濃度を持ったエピタキシャル引張ひずみＳｉキャップ層８６とである。Ｓｉ１−ｙＧｅｙスペーサ層８４は、「ａ」が０から２０％の間にあるものとして、ｙ＝ｘ＋ａのＧｅ含有量を有し、Ｓｉ１−ｚＧｅｚ供給層は、「ｂ」が０から３０％の間にあるものとして、ｚ＝ｘ＋ｂのＧｅ含有量を有する。他の実施形態におけると同様に、Ｓｉ１−ｚＧｅｚ供給層はＳｉ１−ｍ−ｎＧｅｍＣｎ層を含むが、ここで、ｍ＝ｘ＋ｃであり、「ｃ」は０から２０％の間であり、「ｎ」は０．１から２％の間である。さらに、図５の第四の実施形態に関して、全てのゲート導体の形状及びそれぞれのソース／ドレーン領域への距離、ソース／ドレーン領域のドーパント濃度、及び、ゲート導体金属及びゲート誘電体の組成及び厚さは、第１の実施形態（図１）に示されたのと同じである。図５に示されているように、形成されたｐＭＯＤＦＥＴの量子井戸構造部ｄＱＷは、ｎ＋型ドープＳｉキャップ層８６、エピタキシャルＳｉ１−ｚＧｅｚ供給層８５、及びスペーサ層８４を含み、合計の深さがおおよそ１６ｎｍより小さいか又は等しい。
図６は、ボトム及びトップドープ型でＳｉＧｅ再成長バッファ層を含んだ高ホール移動度ＭＯＤＦＥＴデバイス９０で描かれた本発明の第五の実施形態を示す。図６に示されるように、ｐＭＯＤＦＥＴデバイス９０は以下の層を持つＳＧＯＩ（絶縁体８上のＳｉＧｅ層９１）基板を有し、その層は、厚さが５ｎｍから２５ｎｍの間であり、イオン注入又はｐ型その場ドーピングによる１ｅ１８ｃｍ−３から５ｅ１９ｃｍ−３の間のｐ型ドーピング濃度を持ち、供給層として役立つ、緩和エピタキシャルＳｉ１−ｊＧｅｊ供給層である。その代わりに、緩和Ｓｉ１−ｊＧｅｊ層は、ＳＧＯＩ基板の形成プロセスにおける層移動の前に、１ｅ１８から５ｅ１９までのホウ素ａｔｏｍｓ／ｃｍ３の濃度レベルまでｐ型にプレドーピングしてもよい。ＳＧＯＩ基板は、供給層９１上に３ｎｍないし７ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｋＧｅｋスペーサ層９２と、スペーサ層上に５ｎｍないし１５ｎｍの厚さに成長させられたエピタキシャル圧縮ひずみＳｉ１−ｍＧｅｍチャネル層９３と、ひずみＳｉ１−ｍＧｅｍチャネル層上に２ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャルひずみＳｉ１−ｎＧｅｎキャップ層９４とを有する。高ホール移動度層を持つ半導体構造９０において、Ｓｉ１−ｊＧｅｊ供給層９１は３０から７０％の間のＧｅ含有量「ｊ」を有する。Ｓｉ１−ｋＧｅｋスペーサ層９２は３０から７０％の間のＧｅ含有量「ｋ」を有し、Ｓｉ１−ｍＧｅｍチャネル層９３は６０から１００％の間のＧｅ含有量「ｍ」を有し、ひずみＳｉ１−ｎＧｅｎキャップ層９４は０から３０％の間のＧｅ含有量「ｎ」を有する。
図６のｐＭＯＤＦＥＴトランジスタ・デバイスを形成するためには、ゲート誘電体層９５がひずみＳｉＧｅキャップ層９４上に形成され、その厚さは１ｎｍより小さい。ゲート導体１８は、ゲート誘電体層９５の上に形成されたＴ−ゲート形状、長方形状、又はマルチ・フィンガー形状を持つことができ、３０ｎｍから１００ｎｍの間の長さにおいて、Ｐｔ、Ｉｒ、Ｗ、Ｐｄ、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｃｏを、単独に又は組合せて含んでよい。形成されたドレーン領域９７は５ｅ１９ｃｍ−３より大きなｐ型ドーピング濃度を持ち、そして形成されたソース領域９６は５ｅ１９ｃｍ−３より大きなｐ型ドーピング濃度を持つ。ゲート導体１８とドレーン又はソースのどちらかの領域との距離は、約２０ｎｍから１００ｎｍまでである。図示されていないが、デバイスはさらにゲート電極２０を囲む保護層であって、１から４の間の誘電率を持った保護層を含んでよい。図６に示されているように、形成されたｐＭＯＤＦＥＴ９０の量子井戸構造部ｄＱＷは、おおよそ２ｎｍから１０ｎｍの間の深さを持つＳｉＧｅキャップ層９４を含む。
種々の層構造及び設計を持つ図１から図５に示される実施形態を含んだ完成したデバイスは、４００℃から６００℃の間、好ましくは５００℃から５５０℃の範囲における成長温度条件において、そして１ｍＴｏｒｒから２０ｍＴｏｒｒまでの圧力範囲において、ＵＨＶＣＶＤ法によって生産された。
図２２−図２３はデバイスの小型化（すなわち、Ｇ１及びＧ２デバイスに対する）に対する性能（観測されたｆＴ対Ｖｇｓ）の曲線１００を示す。例えば、図２２−図２３は、ｄＱＷ＝２５ｎｍ，Ｌｇ＝２５０ｎｍを持つＧ１デバイスに対するｆＴ曲線を、ｄＱＷ＝１５ｎｍ，Ｌｇ＝７０ｎｍを持つＧ２デバイスと比較して示す。示されるように、さらに性能を改善するためには、図２２−図２３に示されるＧ２の例におけるように、デバイスを垂直寸法と横寸法の両方においてさらに縮小しなければならない。
図７−図１０は、図１−図６の適切に縮小されたデバイスに関してシミュレートされたデバイス特性を示す。図７は、Ｌｇｓ＝Ｌｇ＝Ｌｇｄ＝５０ｎｍのときの図１のＧ４デバイスに関するシミュレートされたＩｄ−Ｖｇｓ曲線１０５を示す。図８は、図１のＧ４デバイスに関するシミュレートされたＩｄ−Ｖｄｓ曲線１１０を示し、図９は、図１（Ｌｇｓ＝Ｌｇ＝Ｌｇｄ＝５０ｎｍ）におけるＧ４デバイスに関するシミュレートされたｇｍ−Ｖｇｓ曲線１２０を示す。図１０に示されるように、図１におけるデバイスに関するシミュレートされたｆＴ及びｆｍａｘのＶｇｓに対する曲線１３０が示されていて、デバイスのシミュレーションによるとｆＴ＝２３０ＧＨｚ及びｆｍａｘ＝３７０ＧＨｚが達成できる。
以上に記載したように、リン（Ｐ）のドーピングがＧｅ含有量及びＵＨＶＣＶＤシステムにおける成長速度によって制御できること、が実験的に見出されている。図１２は、定常状態Ｐ濃度１６１対成長速度ＵＨＶＣＶＤ１６２システム、を表すグラフ１６０を示す。
図１２の定常状態Ｐ濃度対成長速度のグラフに示されるように、特に、曲線１６５で示されるＰドーピングの過渡的な組込みは、ＳｉＧｅ膜中のＧｅ含有量１６７によって制御される。同様に、定常状態Ｐ濃度はＳｉＧｅ膜の成長速度によって制御される。Ｐプロフィルの階段性を達成するための重要な方法は、高いＧｅ含有量をしかし低減された成長速度において用いることであるが、このことは、高Ｇｅ含有が高められた又は高い成長速度を伴うことが良く知られているため、困難である。
ＳｉＧｅ（Ｇｅ含有量が３０％）に関する成長速度校正曲線１７０が、図１３に、例えば、図に示されるように、連続してより小さくなるピーク１７１、１７２を示すＧｅ濃度プロフィルを用いて示されている。ＰＨ３を添加した同様の校正曲線を用いて、増加した定常状態Ｐ濃度１７５が図１４に、曲線１７４で示される低減化ＳｉＧｅ成長速度の関数として示される。同様に、図１５における低減化成長速度に対する過渡Ｐ組込み量を表すグラフに示されるように、より高いＧｅ含有量１７７に対して、過渡Ｐ組込み速度もまた、図１５のプロフィル曲線１７８に示されるように増加する。
ＳｉＨ４のＧｅＨ４に対する（１５ｓｃｃｍ／１７ｓｃｃｍ）の低減化した流量組合せを用いて、Ｇ１ドーピング・プロフィルが、図１１に示される二次イオン質量分析（ＳＩＭＳ）プロフィル２０１、２０２と同様に得られている。対応する断面透過型電子顕微鏡写真（ＸＴＥＭ）が図１８に示される。
ＳｉＨ４のＧｅＨ４に対するより低減化した流量組合せ（１０／１７）を用いて、図１６に示されるＳＩＭＳプロフィルのＰドーピング及びＧｅ濃度プロフィルで示されるように、Ｇ２ドーピング・プロフィルが達成されている。対応するＸＴＥＭ像が図１９に示される。
さらに低いＳｉＨ４のＧｅＨ４に対する流量組合せ（８／１０）を用いて、図１７に示されるＳＩＭＳプロフィルのＰドーピング及びＧｅ濃度プロフィルで示されるように、Ｇ３ドーピング・プロフィルが達成されている。対応するＸＴＥＭ像が図２０に示される。図２０は、特に、５０ｎｍの移動ＳｉＧｅ層を持ったＳＧＯＩ基板上のＧ３層構造に関するＸＴＥＭ像を示し、ここで、再成長界面における炭素及び酸素の影響を最小にするために、移動ＳｉＧｅ上の再成長ＳｉＧｅは厚くなっている（例えば、約１３４．１ｎｍ）。しかし、薄いＳＧＯＩ上にＭＯＤＦＥＴを作成するためには、一つの課題は再成長ＳｉＧｅ層を出来る限り薄くすることである。成長プロセスは、ここに組込まれている出願継続中の特許文献１に記述されているように、５％ＳｉＧｅシード層を用いて発展させられている。
図２１は、７３ｎｍの厚い移動ＳｉＧｅ層を用いてＳＧＯＩ基板上に再成長された薄いＳｉＧｅ層（例えば、約１９．７ｎｍ）を持ったＳＧＯＩ基板上のＧ２層構造に関するＸＴＥＭ像を示す。出願継続中の特許文献１に記述されているように、ウエーハ・ボンディング及び薄化加工処理によって形成できる薄いＳＧＯＩ基板から始めることが有利である。
本発明は、その実例となる好ましい実施形態に関して、詳しく示され、説明されているが、形態及び細部における前記及び他の変更が、添付の請求項の範囲だけによって限定される本発明の精神と範囲から外れることなしに、可能であることが、当業者によって理解されるであろう。
本発明に従って適切に縮小された、薄いＳＧＯＩ基板（Ｇ１−Ｇ４）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造を示す断面略図である。 本発明に従って適切に縮小された、薄いＳＧＯＩ基板（Ｇ１−Ｇ４）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造を示す断面略図である。 本発明に従って適切に縮小された、薄いＳＧＯＩ基板（Ｇ１−Ｇ４）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造を示す断面略図である。 本発明に従って適切に縮小された、薄いＳＧＯＩ基板（Ｇ１−Ｇ４）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造を示す断面略図である。 本発明に従って適切に縮小された、薄いＳＧＯＩ基板（Ｇ１−Ｇ４）上の本発明によるＳｉ／ＳｉＧｅのｎ型ＭＯＤＦＥＴ構造を示す断面略図である。 薄いＳＧＯＩ基板上のＳｉ／ＳｉＧｅのｐ−型ＭＯＤＦＥＴ構造を示す。 図１−図６に示されたデバイス（Ｌｇｓ＝Ｌｇ＝Ｌｇｄ＝５０ｎｍ）に関してシミュレートされたＩｄ−Ｖｇｓ曲線を与えるグラフを示す。 図１−図６のＧ４デバイスに関してシミュレートされたＩｄ−Ｖｄｓ曲線を表す。 図１−図６のＧ４デバイスに関してシミュレートされたｇｍ−Ｖｇｓ曲線を表す。 図１−図６のＧ４デバイスに関してシミュレートされたｆＴ及びｆｍａｘのＶｇｓに対する曲線を表す。 Ｇ１（世代）層構造に関するリン（Ｐ）ドーピング・プロフィルのＳＩＭＳプロフィル、及び、Ｇ１層構造中に示された定常状態及び過渡Ｐドーピング量を表す。 本発明に従って、成長ＵＨＶＣＶＤ系に対する定常状態Ｐ濃度を表すグラフ１６０を示す。 本発明に従って、ＳｉＧｅ（３０％のＧｅ含有量）に対する成長速度低減を校正する方法を表すグラフ１７０を示す。 定常状態Ｐ濃度を、低減された成長速度の関数として表すプロットの例を示す。 過渡Ｐ組込み量の、低減された成長速度の関数としてのプロフィルを図解するグラフを示す。 Ｇ２層構造中に示されるリンＰドーピングのＳＩＭＳプロフィル及びＧｅ濃度を示す。 Ｇ３層構造中に示されるリンＰドーピングのＳＩＭＳプロフィル及びＧｅ濃度を示す。 図１１に示されたＳＩＭＳプロフィルに対応するバルク上のＧ１層構造に関するＸＴＥＭを示す。 図１６に示されたＳＩＭＳプロフィルに対応するバルク上のＧ２層構造に関するＸＴＥＭ像を示す。 薄い再成長層を持ったＳＧＯＩ基板上のＧ３層構造に関するＸＴＥＭ像を示す。 ＳＧＯＩ基板上のＧ２層構造に関するＸＴＥＭ像を示す。 ｄＱＷ＝２５ｎｍ，Ｌｇ＝２５０ｎｍを持つＧ１デバイスと、ｄＱＷ＝１５ｎｍ，Ｌｇ＝７０ｎｍを持つＧ２デバイスとに関して、測定されたｆＴ対Ｖｇｓのグラフを示す。 ｄＱＷ＝２５ｎｍ，Ｌｇ＝２５０ｎｍを持つＧ１デバイスと、ｄＱＷ＝１５ｎｍ，Ｌｇ＝７０ｎｍを持つＧ２デバイスとに関して、測定されたｆＴ対Ｖｇｓのグラフを示す。

Claims (13)

  1. 高電子移動度層包含半導体構造体であって、
    ３０から５０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間にあり、１ｘ１０１４ｃｍ−３から５ｘ１０１７ｃｍ−３の間のｐ型ドーピング濃度を持つＳｉＧｅ層を絶縁体上に有するＳＧＯＩ基板と、
    前記ＳｉＧｅ層上に上限５ｎｍまでの厚さに成長させられたエピタキシャルＳｉ０．９５Ｇｅ０．０５シード層と、
    前記シード層上に２０ｎｍないし３０ｎｍの厚さに成長させられ、１０％から４０％の間のＧｅ含有量ｘを持つ、再成長Ｓｉ１−ｘＧｅｘバッファ層と、
    前記バッファ層上に５ｎｍないし７ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層と、
    前記ひずみＳｉ層上に３ｎｍないし５ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量ｙを持つ、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられ、２ｘ１０１８ｃｍ−３から２ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３５から５０％の間のＧｅ含有量ｚを持つ、エピタキシャルＳｉ１−ｚＧｅｚ供給層と、
    前記供給層上に上限３ｎｍまでの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、エピタキシャル引張ひずみＳｉキャップ層と、
    を含み、前記エピタキシャルＳｉ１−ｙＧｅｙスペーサ層、前記Ｓｉ１−ｚＧｅｚ供給層、及び前記引張ひずみＳｉキャップ層が、量子井戸構造を形成し、該量子井戸の深さは、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉ層の上面にかけて１０ｎｍ又はそれ以下の深さである、
    半導体構造体。
  2. 高電子移動度電界効果トランジスタであって、
    ３０から５０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間であり、１ｘ１０１４ｃｍ−３から５ｘ１０１７ｃｍ−３の間のｐ型ドーピング濃度を持つＳｉＧｅ層を絶縁体上に含むＳＧＯＩ基板と、
    前記ＳｉＧｅ層上に２０ｎｍないし３０ｎｍの厚さに成長させられ、１０から４０％のＧｅ含有量ｘを有する、再成長Ｓｉ１−ｘＧｅｘバッファ層と、
    前記バッファ層上に５ｎｍないし７ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層と、
    前記ひずみＳｉ層上に３ｎｍないし５ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量ｙを持つ、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられ、２ｘ１０１８ｃｍ−３から２ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３５から５０％の間のＧｅ含有量ｚを持つ、エピタキシャルＳｉ１−ｚＧｅｚ供給層と、
    前記供給層上に０ｎｍないし３ｎｍの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、エピタキシャル引張ひずみＳｉキャップ層と、
    前記ひずみＳｉキャップ層上に形成され、１ｎｍより薄い厚さを有するゲート誘電体層と、
    前記ゲート誘電体層上に形成されたゲート導体と、
    ５ｘ１０１９ｃｍ−３より大きなｎ型ドーピング濃度を持つドレーン領域と、
    ５ｘ１０１９ｃｍ−３より大きなｎ型ドーピング濃度を持つソース領域と、
    を含み、前記エピタキシャルＳｉ１−ｙＧｅｙスペーサ層、前記Ｓｉ１−ｚＧｅｚ供給層、及び前記引張ひずみＳｉキャップ層が、量子井戸構造を形成し、該量子井戸の深さは、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉ層の上面にかけて１０ｎｍ又はそれ以下の深さである、
    トランジスタ。
  3. 高電子移動度層包含半導体構造体であって、
    １０ｎｍないし５０ｎｍの厚さを有するＳｉＧｅ層を絶縁体上に有するＳＧＯＩ基板と、
    前記ＳｉＧｅ層上に上限５ｎｍまでの厚さに成長させられたエピタキシャルＳｉ０．９５Ｇｅ０．０５シード層と、
    前記シード層上に２ｎｍないし８ｎｍの厚さに成長させられ、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、エピタキシャルＳｉ１−ｚＧｅｚ供給層と、
    前記供給層上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層と、
    前記ひずみＳｉ層上に１ｎｍないし２ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に上限２ｎｍまでの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層と、
    を含み、前記引張ひずみＳｉ層の深さは、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉ層の上面にかけて４ｎｍ又はそれ以下の深さである、
    半導体構造体。
  4. 高電子移動度電界効果トランジスタであって、
    絶縁体上にあって３０から４０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間のＳｉＧｅ層、を有するＳＧＯＩ基板と、
    前記ＳｉＧｅ層上に２．５ｎｍないし８ｎｍの厚さに成長させられ、２ｘ１０１８ｃｍ−３から２ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３５から５０％の間のＧｅ含有量ｚを持つ、エピタキシャルＳｉ１−ｚＧｅｚ供給層と、
    前記供給層上に３ｎｍないし５ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量ｙを持つ、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に５ｎｍないし７ｎｍの厚さに成長させられ、１ｘ１０１６ｃｍ−３より小さなドーピング濃度を持つ、エピタキシャル引張ひずみＳｉチャネル層と、
    前記Ｓｉチャネル層上に１ｎｍないし２ｎｍの厚さに成長させられ、３０から４０％の間のＧｅ含有量ｙを持つ、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に上限２ｎｍまでの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層と、
    前記ひずみＳｉキャップ層上に形成され、１ｎｍより薄い厚さを有するゲート誘電体層と、
    前記ゲート誘電体層上に形成されるゲート導体と、
    ５ｘ１０１９ｃｍ−３より大きなｎ型ドーピング濃度を持つドレーン領域と、
    ５ｘ１０１９ｃｍ−３より大きなｎ型ドーピング濃度を持つソース領域と、
    を含み、前記引張ひずみＳｉチャネル層の深さが、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉチャネル層の上面にかけて４ｎｍ又はそれ以下の深さである、
    トランジスタ。
  5. 高電子移動度層包含半導体構造体であって、
    厚さが２ｎｍから８ｎｍの間であり、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持ったＳｉ１−ｚＧｅｚ供給層、を含むＳＧＯＩ基板と、
    前記供給層上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層と、
    前記ひずみＳｉ層上に１ｎｍないし２ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に上限２ｎｍまでの厚さに成長させられたエピタキシャル引張ひずみＳｉキャップ層と、
    を含み、形成される量子井戸構造は、前記ひずみＳｉ層上の前記スペーサ層及び前記ひずみＳｉキャップ層を含み、４ｎｍより小さな深さを持つ、
    半導体構造体。
  6. 高電子移動度層包含半導体構造体であって、
    絶縁体上にあって厚さが１０ｎｍから５０ｎｍの間であり、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持ち、３０から５０％の間のＧｅ含有量を持つＳｉＧｅ層を含むＳＧＯＩ基板と、
    前記ＳｉＧｅ層上に１０ｎｍないし５０ｎｍの厚さに成長させられ、底部スペーサ層として役立ち、１０％から３５％の間のＧｅ含有量ｘを持つ、Ｓｉ１−ｘＧｅｘ再成長バッファ層と、
    前記再成長バッファ層上に３ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャル引張ひずみＳｉ層と、
    前記ひずみＳｉ層上に３ｎｍないし５ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｙＧｅｙスペーサ層と、
    前記スペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられ、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、エピタキシャルＳｉ１−ｚＧｅｚ供給層と、
    前記供給層上に上限３ｎｍまでの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、エピタキシャル引張ひずみＳｉキャップ層と、
    を含み、形成される量子井戸構造は、前記ひずみＳｉ層上の前記スペーサ層、前記スペーサ層上の前記供給層及び前記ひずみＳｉキャップ層を含み、深さが１６ｎｍより小さいか又は等しい、
    半導体構造体。
  7. 高ホール移動度層包含半導体構造体であって、
    厚さが５ｎｍから２５ｎｍの間であり、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｐ型ドーピング濃度を持つエピタキシャルＳｉ１−ｊＧｅｊ供給層を含むＳＧＯＩ基板と、
    前記供給層上に３ｎｍないし７ｎｍの厚さに成長させられたエピタキシャルＳｉ１−ｋＧｅｋスペーサ層と、
    前記スペーサ層上に５ｎｍないし１５ｎｍの厚さに成長させられたエピタキシャル圧縮ひずみＳｉ１−ｍＧｅｍチャネル層と、
    前記ひずみＳｉ１−ｍＧｅｍチャネル層上に２ｎｍないし１０ｎｍの厚さに成長させられたエピタキシャルひずみＳｉ１−ｎＧｅｎキャップ層と、
    を含み、形成される量子井戸構造は、２ｎｍないし１０ｎｍの深さを持つ前記キャップ層を含む、
    半導体構造体。
  8. 高電子移動度層構造体を作成する方法であって、
    ａ）３０％から５０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間にあり、１ｘ１０１４ｃｍ−３から５ｘ１０１７ｃｍ−３の間のｐ型ドーピング濃度を持つＳｉＧｅ層を絶縁体上に有するＳＧＯＩ基板を作成するステップと、
    ｂ）前記ＳｉＧｅ層上に、上限５ｎｍまでの厚さに成長させられたＳｉ０．９５Ｇｅ０．０５シード層を形成するステップと、
    ｃ）前記Ｓｉ０．９５Ｇｅ０．０５シード層上に、２０ｎｍないし３０ｎｍの厚さに成長させられ、１０％から４０％の間のＧｅ含有量ｘを持つ、再成長Ｓｉ１−ｘＧｅｘバッファ層を形成するステップと、
    ｄ）前記再成長Ｓｉ１−ｘＧｅｘ層上に、５ｎｍないし７ｎｍの厚さに成長させられたひずみシリコンチャネル層を形成するステップと、
    ｅ）前記ひずみシリコン層上に、３ｎｍないし５ｎｍの厚さに成長させられ、３０％から４０％の間のＧｅ含有量ｙを持つ、Ｓｉ１−ｙＧｅｙスペーサ層を形成するステップと、
    ｆ）前記Ｓｉ１−ｙＧｅｙスペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられたＳｉ１−ｚＧｅｚ供給層を形成し、前記Ｓｉ１−ｚＧｅｚ供給層を、２ｘ１０１８から５ｘ１０１９ａｔｏｍｓ／ｃｍ３までの範囲の濃度レベルまで、ｎ型にドーピングして、３５％から５０％の間のＧｅ含有量ｚを持つようにするステップと、
    ｇ）前記Ｓｉ１−ｚＧｅｚ供給層上に、上限３ｎｍまでの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、シリコンキャップ層を形成するステップと、
    を含み、前記Ｓｉ１−ｙＧｅｙスペーサ層、前記Ｓｉ１−ｚＧｅｚ供給層、及び前記シリコンキャップ層によって量子井戸構造を形成し、該量子井戸の深さが、前記シリコンキャップ層の上面から前記ひずみシリコン層の上面にかけて１０ｎｍ又はそれ以下の深さになるようにする、
    方法。
  9. 高電子移動度層構造体を作成する方法であって、
    ａ）３０％から５０％の間のＧｅ含有量を持ち、厚さが２０ｎｍから３０ｎｍの間にあり、１ｘ１０１４ｃｍ−３から５ｘ１０１７ｃｍ−３の間のｐ型ドーピング濃度を持つＳｉＧｅ層を絶縁体上に有するＳＧＯＩ基板を作成するステップと、
    ｂ）前記ＳｉＧｅ層上に、２０ｎｍないし３０ｎｍの厚さに成長させられ、１０％から４０％のＧｅ含有量ｘを有する、再成長Ｓｉ１−ｘＧｅｘバッファ層を形成するステップと、
    ｃ）前記再成長Ｓｉ１−ｘＧｅｘ層上に、５ｎｍないし７ｎｍの厚さに成長させられたひずみシリコンチャネル層を形成するステップと、
    ｄ）前記ひずみシリコン層上に、３ｎｍないし５ｎｍの厚さに成長させられ、３０％から４０％の間のＧｅ含有量ｙを持つ、Ｓｉ１−ｙＧｅｙスペーサ層を形成するステップと、
    ｅ）前記Ｓｉ１−ｙＧｅｙスペーサ層上に２ｎｍないし８ｎｍの厚さに成長させられたＳｉ１−ｚＧｅｚ供給層を形成し、前記Ｓｉ１−ｚＧｅｚ供給層を、２ｘ１０１８から５ｘ１０１９ａｔｏｍｓ／ｃｍ３までの範囲の濃度レベルまで、ｎ型にドーピングして、３５％から５０％の間のＧｅ含有量ｚを持つようにするステップと、
    ｆ）前記Ｓｉ１−ｚＧｅｚ供給層上に、０ｎｍないし３ｎｍの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つ、シリコンキャップ層を形成するステップと、
    を含み、前記Ｓｉ１−ｙＧｅｙスペーサ層、前記Ｓｉ１−ｚＧｅｚ供給層、及び前記シリコンキャップ層によって量子井戸構造を形成し、該量子井戸の深さが、前記シリコンキャップ層の上面から前記ひずみシリコン層の上面にかけて１０ｎｍ又はそれ以下の深さになるようにする、
    方法。
  10. 高電子移動度層構造体を作成する方法であって、
    ａ）１０ｎｍないし５０ｎｍの厚さを有するＳｉＧｅ層を絶縁体上に有するＳＧＯＩ基板を作成するステップと、
    ｂ）前記ＳｉＧｅ層上に上限５ｎｍまでの厚さに成長させられたエピタキシャルＳｉ０．９５Ｇｅ０．０５シード層を形成するステップと、
    ｃ）前記シード層上にエピタキシャルＳｉ１−ｚＧｅｚ供給層を２ｎｍないし８ｎｍの厚さに形成し、前記供給層を、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーパント濃度にドーピングするステップと、
    ｄ）前記供給層上に、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層を、３ｎｍないし５ｎｍの厚さに形成するステップと、
    ｅ）前記スペーサ層上に、エピタキシャル引張ひずみＳｉ層を、３ｎｍないし１０ｎｍの厚さに形成するステップと、
    ｆ）前記ひずみＳｉ層上に、エピタキシャルＳｉ１−ｙＧｅｙスペーサ層を、１ｎｍないし２ｎｍの厚さに形成するステップと、
    ｇ）前記スペーサ層上に、エピタキシャル引張ひずみＳｉキャップ層を、上限２ｎｍの厚さに形成するステップと、
    を含み、前記引張ひずみＳｉ層の深さが、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉ層の上面にかけて４ｎｍ又はそれ以下の深さになるようにする、
    方法。
  11. 高電子移動度層構造体を作成する方法であって、
    ａ）絶縁体上に厚さが２ｎｍから８ｎｍの間であるＳｉ１−ｘＧｅｘ供給層を持ったＳＧＯＩ基板を作成し、そのＳｉ１−ｘＧｅｘ供給層を、１ｘ１０１８から５ｘ１０１９ａｔｏｍｓ／ｃｍ３の間の濃度レベルまで、ｎ型にドーピングするステップと、
    ｂ）上記ドープＳｉ１−ｘＧｅｘ層上にエピタキシャルＳｉ１−ｙＧｅｙスペーサ層を３ｎｍないし５ｎｍの厚さに形成するステップと、
    ｃ）前記スペーサ層上にエピタキシャル引張ひずみＳｉチャネル層を３ｎｍないし１０ｎｍの厚さに形成するステップと、
    ｄ）前記ひずみＳｉチャネル層上にエピタキシャルＳｉ１−ｙＧｅｙスペーサ層を１ｎｍないし２ｎｍの厚さに形成するステップと、
    ｅ）前記スペーサ層上にエピタキシャルひずみＳｉキャップ層を上限２ｎｍまでの厚さに形成するステップと、
    を含み、前記引張ひずみＳｉチャネル層の深さが、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉチャネル層の上面にかけて４ｎｍ又はそれ以下の深さになるようにする、
    方法。
  12. 高電子移動度層構造体を作成する方法であって、
    ａ）絶縁体上にあって厚さが１０ｎｍから５０ｎｍの間の緩和ＳｉＧｅ層を含むＳＧＯＩ基板を作成し、前記緩和ＳｉＧｅ層を、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度にドーピングして、３０％から５０％の間のＧｅ含有量を持つようにするステップと、
    ｂ）前記ＳｉＧｅ層上に１０ｎｍないし５０ｎｍの厚さに成長させられ、１０％から３５％の間のＧｅ含有量ｘを持つ、Ｓｉ１−ｘＧｅｘ再成長バッファ層を形成するステップと、
    ｃ）前記再成長バッファ層上に、厚さが３ｎｍから１０ｎｍの間のエピタキシャル引張ひずみＳｉ層を形成するステップと、
    ｄ）前記ひずみＳｉ層上に、厚さが３ｎｍから５ｎｍの間のエピタキシャルＳｉ１−ｙＧｅｙスペーサ層を形成するステップと、
    ｅ）前記スペーサ層上に、厚さが２ｎｍから８ｎｍの間であり、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つエピタキシャルＳｉ１−ｚＧｅｚ供給層を形成するステップと、
    ｆ）前記供給層上に上限３ｎｍまでの厚さに成長させられ、５ｘ１０１７ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｎ型ドーピング濃度を持つエピタキシャル引張ひずみＳｉキャップ層を形成するステップと、
    を含み、形成される量子井戸構造の深さが、前記ひずみＳｉキャップ層の上面から前記引張ひずみＳｉ層の上面にかけて１６ｎｍより小さいか又は等しくなるようにする、
    方法。
  13. 高ホール移動度層構造体を作成する方法であって、
    ａ）絶縁体上に厚さが５ｎｍから２５ｎｍの間であり、１ｘ１０１８ｃｍ−３から５ｘ１０１９ｃｍ−３の間のｐ型ドーピング濃度を有するＳｉ１−ｊＧｅｊ層を持つＳＧＯＩ基板を作成するステップと、
    ｂ）前記Ｓｉ１−ｊＧｅｊ層上にＳｉ１−ｋＧｅｋスペーサ層を３ｎｍないし７ｎｍの厚さに形成するステップと、
    ｃ）前記Ｓｉ１−ｋＧｅｋスペーサ層上に圧縮ひずみＳｉ１−ｍＧｅｍチャネル層を５ｎｍないし１５ｎｍの厚さに形成するステップと、
    ｄ）前記圧縮ひずみＳｉ１−ｍＧｅｍチャネル層上にＳｉ１−ｎＧｅｎキャップ層を２ｎｍないし１０ｎｍの厚さに形成するステップと、
    を含み、形成される量子井戸構造の深さが、前記Ｓｉ１−ｎＧｅｎキャップ層の上面から前記圧縮ひずみＳｉ１−ｍＧｅｍチャネル層の上面にかけて２ｎｍないし１０ｎｍの深さになるようにする、
    方法。
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