JPH10321733A - 集積ｃｍｏｓ回路装置及びその製造方法 - Google Patents

集積ｃｍｏｓ回路装置及びその製造方法

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JPH10321733A
JPH10321733A JP10150606A JP15060698A JPH10321733A JP H10321733 A JPH10321733 A JP H10321733A JP 10150606 A JP10150606 A JP 10150606A JP 15060698 A JP15060698 A JP 15060698A JP H10321733 A JPH10321733 A JP H10321733A
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mos transistor
silicon layer
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フィッシャー ヘルマン
Franz Hoffmann
ホフマン フランツ
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Abstract

(57)【要約】 【課題】 所要面積を低減し、プロセスの出費を削減し
て製造することのできる集積ＣＭＯＳ回路装置及びその
製造方法を提供する。 【解決手段】 ｐチャネルＭＯＳトランジスタ及びｎチ
ャネルＭＯＳトランジスタが形成されている半導体基板
に第１のシリコン層５、Ｓｉ1-x Ｇｅx 層６及び第２の
シリコン層７を選択エピタキシーにより成長させる。導
電状態でｐチャネルＭＯＳトランジスタにはＳｉ1-x Ｇ
ｅx 層内に埋め込みチャネルを形成し、ｎチャネルＭＯ
Ｓトランジスタ内には第２のシリコン層７内に表面チャ
ネルを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積ＣＭＯＳ回路装
置及びその製造方法に関する。
【０００２】
【従来の技術】類似の小型化の原理に基づきＭＯＳ技術
においてパターンを小型化する場合ミクロン範囲ではＭ
ＯＳトランジスタ及びＣＭＯＳ回路の特性はほぼそのま
ま変わることはない。しかし例えば約２００ｎｍ以下の
チャネル長を有するＭＯＳトランジスタの場合短チャネ
ル効果及びパンチ・スルー効果が起こる。
【０００３】これらの効果は部分的に基板のドーピング
を高めることにより補正することができるが、しかしこ
のような基板の高いドーピングはとりわけチャネル内に
おけるキャリアの移動度を劣化させることになる。チャ
ネル内のキャリアの移動度の劣化はｐチャネルＭＯＳト
ランジスタに顕著に認められる。
【０００４】ＣＭＯＳ回路装置、特にインバータ、ＮＡ
ＮＤ−及びＮＯＲゲート、シフトレジスタ、メモリ−、
論理−及びアナログ回路ではｎチャネルＭＯＳトランジ
スタもｐチャネルＭＯＳトランジスタも使用されるが、
それらは総体として同等の単位電圧に加えて同じ相互コ
ンダクタンス、同じ飽和電流を有していなければならな
い。他は同様に組立てられているｎチャネルＭＯＳトラ
ンジスタ及びｐチャネルＭＯＳトランジスタに、ｐチャ
ネルＭＯＳトランジスタのチャネルがｎチャネルＭＯＳ
トランジスタのチャネルよりも長さに対する幅の割合が
二倍になるようにして同じ相互コンダクタンス及び同じ
飽和電流を得ることが提案されている（例えばホフマン
（Ｋ．Ｈｏｆｆｍａｎｎ）による「ＶＬＳＩ設計モデル
及び回路（ＶＬＳＩ Ｅｎｔｗｕｒｆ Ｍｏｄｅｌｌｅ
ｕｎｄ Ｓｃｈａｌｔｕｎｇｅｎ）」第３版、１９９
６年、第３３３〜３３９頁参照）。それによりｎチャネ
ルＭＯＳトランジスタにおける電子の移動度に比べてｐ
チャネルＭＯＳトランジスタ内の正孔の移動度が２分の
１に減少されることが補償される。しかしこの措置によ
りｐチャネルＭＯＳトランジスタの所要面積及び寄生容
量が高められる。
【０００５】サデク（Ａ．Ｓａｄｅｋ）その他による
「固体エレクトロニクス（Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅ
ｌｅｃｔｒｏｎｉｃｓ）」第３８巻、第９号（１９９
５）、第１７３１〜１７３４頁及びイスマエル（Ｋ．Ｉ
ｓｍａｅｌ）による「材料科学及びテクノロジーに関す
るインターナショナル・スクールにおける講義（Ｌｅｃ
ｔｕｒｅ ａｔ ｔｈｅ ｉｎｔｅｒｎａｔｉｏｎａｌ
ｓｃｈｏｏｌ ｏｆｍａｔｅｒｉａｌｓ ｓｃｉｅｎ
ｃｅ ａｎｄ ｔｅｃｈｎｏｌｏｇｙ）」エリス、イタ
リー国、１９９５年７月１３〜２４日、第１９〜２０頁
には、ｐチャネルＭＯＳトランジスタのチャネル内の正
孔移動度を高めるためにチャネルの範囲にＳｉ1-x Ｇｅ
x から成る層を備えることが提案されている。この層は
単結晶シリコンの格子定数を有するようにして設けられ
る。この層内の格子はｘｙ面に合わされている。従って
圧縮応力はＳｉＧｅ層内のｘ及びｙ方向にあり、一方成
長方向に相当するｚ方向には引っ張り応力が存在する。
このような弾性的に張られたヘテロ構造は擬定形層とい
われる。その際ＣＭＯＳ回路装置の製造にはＳｉ1- x Ｇ
ｅx 層を含むチャネルを有するｐチャネルＭＯＳトラン
ジスタと単結晶シリコンから成るチャネルを有するｎチ
ャネルＭＯＳトランジスタが形成される。その場合ｐチ
ャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジ
スタの製造に２つの分離されたプロセスが必要になる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、所要
面積を低減し、プロセスの出費を削減して製造すること
のできる集積ＣＭＯＳ回路装置を提供することにある。
更にこの種の回路装置を製造する方法を提供することに
ある。
【０００７】
【発明が解決しようとする課題】この課題は本発明の請
求項１に記載の集積ＣＭＯＳ回路装置並びに請求項３に
記載の製造方法に記載されている。本発明の他の実施態
様は従属請求項に記載されている。
【０００８】本発明による集積ＣＭＯＳ回路装置は少な
くとも第１のシリコン層、Ｓｉ1-xＧｅx 層及び第２の
シリコン層を有する半導体基板内に形成されている。半
導体基板内には少なくとも１つのｐチャネルＭＯＳトラ
ンジスタと少なくとも１つのｎチャネルＭＯＳトランジ
スタが形成されている。本発明は、ｐチャネルＭＯＳト
ランジスタには適当な制御のもとに埋込まれた導電性チ
ャネル（いわゆる埋め込みチャネル）が形成され、それ
に対してｎチャネルＭＯＳトランジスタには基板の表面
に沿って、即ちゲート誘電体との界面に導電性チャネル
（いわゆる表面チャネル）が形成されるという認識を利
用する。従ってこのＣＭＯＳ回路装置にはｐチャネルＭ
ＯＳトランジスタの範囲ではチャネルがＳｉ1-x Ｇｅx
層内に形成され、一方ｎチャネルＭＯＳトランジスタの
範囲では導電性チャネルが第２のシリコン層の範囲に形
成される。それによりｐチャネルＭＯＳトランジスタの
範囲のキャリアの移動度はＳｉ1-x Ｇｅx 層により、ま
たｎチャネルＭＯＳトランジスタの範囲のキャリアの移
動度は第２のシリコン層により定められる。
【０００９】ｐチャネルＭＯＳトランジスタにはＳｉ
1-x Ｇｅx 層内のより高い正孔移動度が利用される。Ｓ
ｉ1-x Ｇｅx 層内ではＳｉ1-x Ｇｅx 層が成長するｚ方
向に引っ張り応力が生じる。このｚ方向の引っ張り応力
は重い正孔のバンドをエネルギッシュに持ち上げ、この
応力方向に対して垂直な平面のＴ点、即ちキャリアの移
送方向のその分散度を、このバンド曲率が軽い正孔のバ
ンドに類似し、従って正孔の質量が減少されるように変
化させる。このようにしてｐチャネルＭＯＳトランジス
タ及びとｎチャネルＭＯＳトランジスタの所要面積は等
しくなり、同時に同じ相互コンダクタンス及び同じ飽和
電流が保証される。従ってｐチャネルＭＯＳトランジス
タ及びｎチャネルＭＯＳトランジスタは１つの連続した
プロセスで形成可能となる。Ｓｉ1-x Ｇｅx 層はｎチャ
ネルＭＯＳトランジスタのチャネル領域の下方に延び、
ｎチャネルＭＯＳトランジスタの機能を妨げない。
【００１０】Ｓｉ1-x Ｇｅx 層のゲルマニウム含有量は
２５〜５０％、即ちｘ＝０．２５〜０．５０であると有
利である。Ｓｉ1-x Ｇｅx 層の厚さは５ｎｍ〜１０ｎｍ
であると有利である。文献ではしばしばバッファ層と称
されＳｉ1-x Ｇｅx 層の下方に配置されている第１のシ
リコン層の厚さは３０ｎｍ〜７０ｎｍであると有利であ
る。また文献でしばしばキャップ層と称される第２のシ
リコン層の厚さは５ｎｍ〜１２ｎｍであると有利であ
る。
【００１１】第１のシリコン層、Ｓｉ1-x Ｇｅx 層及び
第２のシリコン層はエピタキシー成長により少なくとも
その主面の範囲にシリコンを有する半導体基板の主面に
形成される。半導体基板としては単結晶シリコンウェハ
もＳＯＩ基板又は主面の範囲にＳｉＣを有する基板も適
している。
【００１２】有利にはこの主面にまずｎチャネルＭＯＳ
トランジスタ及びｐチャネルＭＯＳトランジスタ用の能
動領域を画成する絶縁パターンを形成する。その後第１
のシリコン層、Ｓｉ1-x Ｇｅx 層及び第２のシリコン層
を選択エピタキシーにより成長させる。それにより張ら
れたＳｉ1-x Ｇｅx 層は能動領域内に欠陥なく成長する
ことが保証される。
【００１３】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。
【００１４】例えば５Ωｃｍの抵抗率に相応する基本ド
ーピングを有するｐドープされた単結晶シリコンから成
る基板１内に１８０ｋｅＶのエネルギー及び４×１０13
ｃｍ-2の線量での砒素のマスキング注入によりｎドープ
されたウェル２を形成する（図１参照）。
【００１５】引続きホウ素のマスキング注入によりｐド
ープされたウェル３を形成する。ホウ素の注入は５０〜
７０ｋｅＶのエネルギーで１〜２・１０13ｃｍ-2 の線
量で行われる。
【００１６】引続き例えばＬＯＣＯＳプロセスで絶縁パ
ターン４を形成する。このパターン４はｎドープされた
ウェル２の範囲にｐチャネルＭＯＳトランジスタ用の能
動領域を、またｐドープされたウェル３の範囲にｎチャ
ネルＭＯＳトランジスタ用の能動領域を画成する。或い
は絶縁パターン４はシャロー・トレンチ絶縁プロセスで
トレンチを絶縁材料で充填することによって形成しても
よい。絶縁パターン４はｎドープされたウェル２及びｐ
ドープされたウェル３の下方の基板１にまで達する。
【００１７】引続きＳｉＨ2 Ｃｌ2 を含むプロセスガス
を使用して選択エピタキシーにより第１のシリコン層５
を成長させる。しばしばバッファ層といわれるこの第１
のシリコン層５を３０〜７０ｎｍの層厚に成長させる。
後に形成すべきｎチャネルＭＯＳトランジスタ及びｐチ
ャネルＭＯＳトランジスタのしきい電圧を調整するため
に第１のシリコン層５がｐドープされる。そのため１５
〜２５ｎｍの層厚に達するまでプロセスガスにボラン
（Ｂ2 Ｈ6 ）を添加する。次いでこの第１のシリコン層
５をボランをドーピングすることなく更に１０〜５０ｎ
ｍに成長させる。第１のシリコン層５を成長させる際の
プロセス温度は７５０〜８５０℃である。
【００１８】引続きＳｉ1-x Ｇｅx 層６をＧｅＨ4 を含
むプロセスガスを使用して選択エピタキシーにより５５
０〜７００℃のプロセス温度で成長させる。Ｓｉ1-x Ｇ
ｅx層６をｘ＝０．２５のゲルマニウム含有量で例えば
１０ｎｍの層厚に形成する。或いはＳｉ1-x Ｇｅx 層６
をｘ＝０．５のゲルマニウム含有量で５ｎｍの層厚に形
成してもよい。
【００１９】次いでしばしばキャップ層といわれる第２
のシリコン層７をＳｉＨ2 Ｃｌ2 を含むプロセスガスを
使用して選択エピタキシーによりドープせずに５〜１２
ｎｍの層厚に成長させる。その際のプロセス温度は５５
０〜７００℃である。
【００２０】次いで７５０℃及び１２０分での熱酸化に
よりＳｉＯ2 から成るゲート誘電体８を形成する。この
ゲート誘電体８は例えば４．５ｎｍの層厚で形成される
（図２参照）。この酸化の際に第２のシリコン層７から
約２ｎｍのシリコンが消費される。従って第２のシリコ
ン層７の使用はシリコンの酸化によりゲート誘電体８の
形成を可能にする。このようにして形成された酸化シリ
コンはその良好な安定性の故にＳｉＧｅからの酸化物よ
りも優れている。
【００２１】ｎ+ ドープされたポリシリコン層の析出及
びパターニングによりｐチャネルＭＯＳトランジスタ及
びｎチャネルＭＯＳトランジスタ用にそれぞれゲート電
極９を形成する。その後ホウ素及び／又はＢＦ2 を２０
〜３０ｋｅＶのエネルギー及び４〜８・１０15ｃｍ-2の
線量でのマスキング注入によりｐチャネルＭＯＳトラン
ジスタ用にｐドープされたソース／ドレイン領域１０を
形成する。更に砒素を１００〜１３０ｋｅＶのエネルギ
ー及び４〜８・１０15ｃｍ-2の線量でのマスキング注入
でｎチャネルＭＯＳトランジスタ用にｎドープされたソ
ース／ドレイン領域１１を形成する。
【００２２】このプロセス経過中の温度負荷により第１
のシリコン層５内のホウ素ドーピングが進行し、その表
面範囲のドーピングに寄与する。このようにしてｎチャ
ネルＭＯＳトランジスタのために十分高いドーピングが
その表面範囲に達成される。
【００２３】トランジスタの特性を最適化するためにｐ
ドープされたソース／ドレイン領域１０及びｎドープさ
れたソース／ドレイン領域１１にそれぞれ公知の方法で
の二段階注入でＬＤＤ及びＨＤＤプロファイルが備えら
れる。
【００２４】このＣＭＯＳ回路装置はパッシベーション
層の析出、接触孔の開口及び金属化部の形成により公知
のようにして完成される（詳細には記載しない）。
【００２５】ｎドープされたウェル２及びｐドープされ
たウェル３はそれぞれ１．５×１０18ｃｍ-3の最大ドー
パント濃度で形成される。この高いドーパント濃度によ
りパンチ・スルー効果は回避される。この高いドーピン
グ濃度は、ｎドープされたウェル２及びｐドープされた
ウェル３の形成がエピタキシーの前に行われ、従って高
ドーピングがゲート誘電体８の界面にまで達しないの
で、この回路装置に許容し得るものである。
【００２６】上記のＣＭＯＳ回路装置ではｎドープされ
たウェル２内に配置されているｐチャネルＭＯＳトラン
ジスタ内には適切な制御信号の印加でＳｉ1-x Ｇｅx 層
６内に埋込まれた導電性チャネルが形成される。それに
対してｐドープされたウェル３内に配置されているｎチ
ャネルＭＯＳトランジスタ内には適切な制御のもとで第
２のシリコン層７の表面に導電性チャネルが形成され
る。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ回路装置の第１のシリコ
ン層、Ｓｉ1-x Ｇｅx 層及び第２のシリコン層をエピタ
キシャル成長させた後のｐチャネルＭＯＳトランジスタ
用能動領域及びｎチャネルＭＯＳトランジスタ用能動領
域を画成する絶縁パターンを有する半導体基板の断面
図。
【図２】ゲート誘電体、ゲート電極及びソース／ドレイ
ン領域を形成後の半導体基板の断面図。
【符号の説明】
１ 半導体基板 ２ ｎドープされたウェル ３ ｐドープされたウェル ４ 絶縁パターン ５ 第１のシリコン層 ６ Ｓｉ1-x Ｇｅx 層 ７ 第２のシリコン層 ８ ゲート誘電体 ９ ゲート電極 １０、１１ ソース／ドレイン領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも第１のシリコン層（５）、Ｓ
    ｉ1-x Ｇｅx 層（６）及び第２のシリコン層（７）を有
    する半導体基板（１）が備えられ、Ｓｉ1-xＧｅx 層
    （６）が第１のシリコン層（５）及び第２のシリコン層
    （７）とほぼ同じ格子定数を有し、半導体基板（１）内
    にｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳ
    トランジスタが形成されていることを特徴とする集積Ｃ
    ＭＯＳ回路装置。
  2. 【請求項２】 第１のシリコン層（５）が３０ｎｍ〜７
    ０ｎｍの厚さを有し、Ｓｉ1-x Ｇｅx 層（６）が５ｎｍ
    〜１０ｎｍの厚さ及び５０原子％〜２５原子％のゲルマ
    ニウム含有量を有し、第２のシリコン層（７）が５ｎｍ
    〜１２ｎｍの厚さを有することを特徴とする１記載の集
    積ＣＭＯＳ回路装置。
  3. 【請求項３】 少なくともその主面にシリコンを含んで
    いる半導体基板（１）の主面にエピタキシャルに第１の
    シリコン層（５）、Ｓｉ1-x Ｇｅx 層（６）及び第２の
    シリコン層（７）を成長させ、半導体基板（１）内にｐ
    チャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトラ
    ンジスタを形成することを特徴とする集積ＣＭＯＳ回路
    装置の製造方法。
  4. 【請求項４】 ｎチャネルＭＯＳトランジスタ用の能動
    領域とｐチャネルＭＯＳトランジスタ用の能動領域を画
    成する絶縁パターン（４）を形成し、第１のシリコン層
    （５）、Ｓｉ1-x Ｇｅx 層（６）及び第２のシリコン層
    （７）を成長させた後選択エピタキシーによりｎチャネ
    ルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジス
    タ用にそれぞれゲート誘電体（８）、ゲート電極（９）
    及びソース／ドレイン領域（１０、１１）を形成するこ
    とを特徴とする請求項３記載の方法。
  5. 【請求項５】 ３０ｎｍ〜７０ｎｍの厚さを有する第１
    のシリコン層（５）を形成し、５ｎｍ〜１０ｎｍの厚さ
    を有する第２のシリコン層（７）を形成し、５ｎｍ〜１
    ０ｎｍの厚さ及び５０原子％〜２５原子％のゲルマニウ
    ム含有量のＳｉ1-x Ｇｅx 層（６）を形成することを特
    徴とする請求項３記載の方法。
  6. 【請求項６】 第１のシリコン層（５）のエピタキシャ
    ル成長の際にドーパントの添加によりｎチャネルＭＯＳ
    トランジスタ及び／又はｐチャネルＭＯＳトランジスタ
    のしきい電圧を調整することを特徴とする請求項３乃至
    ５の１つに記載の方法。
  7. 【請求項７】 エピタキシーをＳｉＨ2 Ｃｌ2 及び／又
    はＧｅＨ4 を含むプロセスガスの使用下に５５０〜８５
    ０℃の温度範囲で行うことを特徴とする請求項３乃至６
    の１つに記載の方法。
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