JP2014045170A - 量子井戸閉じ込めのための歪み層を有するデバイスおよびその製造方法 - Google Patents

量子井戸閉じ込めのための歪み層を有するデバイスおよびその製造方法 Download PDF

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Abstract

【課題】半導体基板と、Ｇｅを含む歪緩和バッファ層と、ＳｉＧｅを含む歪量子バリア層と、チャネル層とを備えるＦｉｎＦＥＴまたはプレーナ型ＦＥＴデバイスを提供する。
【解決手段】歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触する。歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪緩和バッファ層に対するチャネル層のバンドオフセットと歪量子バリア層のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型ＦＥＴデバイスについては伝導帯バンド構造において、ｐ型ＦＥＴデバイスについては価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにしている。
【選択図】図７

Description

ＦｉｎＦＥＴとプレーナ型ＦＥＴデバイスの更なる性能向上のために種々のオプションが検討されている。その中でも、従来のチャネル材料（Ｓｉ）を交換して、あるいはチャネル応力(channel stress)を使用して移動度を向上させることが、当技術分野における解決手段として知られている。例えば文献（Eneman et. al. at IEEE International Electron Device Meeting p. 131 (2012)）に示されているように、歪緩和バッファの上の歪ＳｉＧｅチャネルのヘテロ構造は、歪みに起因して効果的な移動度の向上を提供できる。
しかし、このような方法は、不要な接合リークや悪化した(deteriorated)短チャネル効果のような重大な欠点を有することが多い。
本発明は、半導体基板と、Ｇｅを含む歪緩和バッファ(strain-relaxed buffer)層と、ＳｉＧｅを含む歪量子バリア(strained quantum barrier)層と、チャネル層とを備え、歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触するようにしたＦｉｎＦＥＴデバイスまたはプレーナ型ＦＥＴデバイスに関する。歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪緩和バッファ層に対するチャネル層のバンドオフセットと歪量子バリア層のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型デバイスについてはチャネルと量子バリア層との間に伝導帯バンドオフセット(conduction band offset)を作り出すことにより伝導帯バンド構造において、ｐ型デバイスについてはチャネルと量子バリア層との間に価電子帯バンドオフセット(valence band offset)を作り出すことにより価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにしている。
さらに、本発明は、添付の請求項に記載されているように、ＦｉｎＦＥＴデバイスまたはプレーナ型ＦＥＴデバイスに関する。
ＦｉｎＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）とチャネル層について同等の(equal)伝導帯バンドオフセットの線（灰色領域での濃い線(dark line)）と、種々の組成のＳＲＢ層（または基板）と歪量子バリア（ＱＢ）層について同等の伝導帯バンドオフセットの線（白色領域での濃い線）を示す。 図１ＡにＡ，Ｂ，Ｃ，Ｄで示す黒四角(full square)に対応する層のスタック(stack)を左側に示す。一方、図１Ａに白四角(open square)で示す、チャネルと下位層との間に追加の伝導帯バンドオフセットを導入する歪量子バリア層を備えた本発明に係るスタックを右側に示す。 ＦｉｎＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）とチャネル層について同等の価電子帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）と歪量子バリア（ＱＢ）層について同等の価電子帯バンドオフセットの線（白色領域での濃い線）を示す。 図２ＡにＡ，Ｂ，Ｃ，Ｄで示す黒四角に対応する層のスタックを左側に示す。一方、図１Ａに白四角で示す、チャネルと下位層との間に追加の価電子帯バンドオフセットを導入する歪量子バリア層を備えた本発明に係るスタックを右側に示す。 プレーナ型のｎ型ＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）とチャネル層について同等の伝導帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）と歪量子バリア（ＱＢ）層について同等の伝導帯バンドオフセットの線（白色領域での濃い線）を示す。 プレーナ型のｐ型ＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）とチャネル層について同等の価電子帯バンドオフセットの線（灰色領域）と、種々の組成のＳＲＢ層（または基板）と歪量子バリア（ＱＢ）層について同等の価電子帯バンドオフセットの線（白色領域）を示す。 ＳｉチャネルとＳｉＧｅ５０％のチャネルについて、チャネルとＳＲＢとの間の伝導帯バンドオフセット対ＳＲＢ中のＧｅの割合を示す。 ＧｅチャネルとＳｉＧｅ５０％のチャネルについて、チャネルとＳＲＢとの間の価電子帯バンドオフセット対ＳＲＢ中のＧｅの割合を示す。 （Ａ）本発明の一実施形態に係るプレーナ型デバイスの、チャネルに沿った断面図を概略的に示す。（Ｂ）本発明の一実施形態に係るＦｉｎＦＥＴデバイスの、フィンと交差する断面図を概略的に示す。
すべての図面は、本開示の幾つかの態様および実施形態を説明することを意図している。記載した図面は、概略的に過ぎず、非限定的である。
本発明は、量子井戸閉じ込めのための歪み層を有するデバイスおよびその製造方法に関する。本発明のデバイスは、１０ｎｍノードのＦｉｎＦＥＴについて改善した性能を有する。
チャネルがＳＲＢの上に直接に成長した従来の層スタックでは、チャネル応力（チャネル移動度を決定する）と、チャネルと下位層との間のバンドオフセット（ＭＯＳＦＥＴの静電制御を決定する）との両方が、チャネルとＳＲＢの組成で決定される。このアプローチの１つの欠点は、大きい歪みは高い移動度とバンドオフセットの両方にとって有用であるが、大きすぎる歪みは欠陥の形成と緩和につながることである。
本開示のデバイスは、少なくとも上記課題を解決し、チャネル内での欠陥の形成と緩和につながる可能性のあるレベルまで歪みを増加させることなくバンドオフセットを増加させることができる。本発明に開示されているように、量子バリア層を導入することによって、両パラメータは分離される。すなわち、チャネル応力はチャネルとＳＲＢについての組成の選択によって決定され、一方チャネルと下位層との間のバンドオフセットは、チャネルと量子バリア層についての組成の選択によって決定される。それゆえ、このスタックは、チャネル応力とバンドオフセットの分離した最適化を可能にする。
バルクシリコンのＦｉｎＦＥＴをスケーリングすることは、グラウンド平面(ground-plane)で増え続けるドーピングレベルを必要とする一方、ヘテロ接合の使用は、静電気を改善するための代替手段を提供する。確かに、シミュレーションは、１０ｎｍノードのＦｉｎＦＥＴについて、ドレイン誘起バリア低下(Drain-induced barrier lowering:ＤＩＢＬ)とサブスレッショルドスロープを大きく向上させるのに２００ｍｅＶのバンドオフセットが充分であり、より大きいバンドオフセットについては少ししか改善しないことを示している。
本発明の第１の態様では、半導体基板と、歪緩和バッファ（ＳＲＢ）層と、歪量子バリア（ＳＱＢ）層と、チャネル層とを備え、歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触するようにしたＦｉｎＦＥＴデバイスが開示されている。歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪緩和バッファ層に対するチャネル層のバンドオフセットと歪量子バリア層のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型ＦｉｎＦＥＴデバイスについては伝導帯バンド構造において、ｐ型ＦｉｎＦＥＴデバイスについては価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにしている。歪量子バリア層とチャネル層の両方が、歪緩和バッファに対して歪んでいる。
ＳｉＧｅヘテロ構造についての伝導帯バンドオフセットと価電子帯バンドオフセットは、以下で簡単に説明するモデルを使用して計算した。
まず、標準のトランジスタ方向(transistor orientation)ごとに、（１００）ウエハでの＜０１１＞方向に沿って歪みテンソルε’を計算する。大面積の(wide)プレーナ型ＦＥＴの場合、ＳＲＢの上の歪みチャネルは２軸応力下にあるが、ＦｉｎＦＥＴの場合、応力は事実上一軸である。その後、歪みテンソルε’は、半導体の主軸に沿って回転してεとなる。Ｓｉ１−ｘＧｅｘに関する文献(Van De Walle et al., Phys. Rev. B39, 1871(1989) and Galdin et al, Semicond. Sci. Technol. 15, 565 (2000))からのパラメータを用いて、チャネルとＳＲＢについてのバンドがεから計算される。
ｎ型ＦＥＴの場合の量子井戸は、負の伝導帯バンドオフセットΔＥＣ ＝ ＥＣ,ｃｈａｎｎｅｌ−ＥＣ,ＳＲＢに対応し、一方ｐ型ＦＥＴは、正の価電子帯バンドオフセットΔＥＶ ＝ ＥＶ,ｃｈａｎｎｅｌ−ＥＶ,ＳＲＢを必要とする。伝導帯バンドエネルギーでの歪み効果は、Ｓｉ１−ｘＧｅｘについてのΔとＬバンドも含み、変形ポテンシャル理論(deformation potential theory)を用いて計算される。価電子帯バンド構造は、文献(Van De Walle et al., Phys.Rev. B 39,1871 (1989))からのパラメータを使用する、すべての半導体についての理論(6-band k.p theory)により計算される。合金の場合の変形ポテンシャルが線形的に補完される。最適化されたゲートスタックの場合（０．７ｎｍのＣＥＴ）、ｎ型ＦＥＴとｐ型ＦＥＴについてそれぞれ＋０．２Ｖと−０．２ＶのＶＴターゲットを仮定して、仕事関数が見積もられる。
図１Ａは、ＦｉｎＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙとチャネル層Ｓｉ１−ｘＧｅｘについて同等の伝導帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙと歪量子バリア（ＱＢ）層Ｓｉ１−ｘＧｅｘについて同等の伝導帯バンドオフセットの線（白色領域での濃い線）を示す。
図１Ｂでは、図１ＡにＡ，Ｂ，Ｃ，Ｄで示す黒四角に対応する層のスタックを左側に示す。一方、図１Ａに白四角で示す、チャネルと下位層との間に追加の伝導帯バンドオフセットを導入する歪量子バリア（ＳＱＢまたはＱＢ）層を備えた本発明に係るスタックを右側に示す。
図１Ｂから、種々の例についてまとめることができる。
（ｉ）初期のスタック（ＳｉＧｅ４０％からなるＳＲＢの上にＳｉチャネル）についての−２００ｍｅＶと歪量子バリア層により導入される−６０ｍｅＶとからなる−２６０ｍｅＶの増強された伝導帯バンドオフセット。最終的なスタックは、ＳｉＧｅ４０％からなるＳＲＢと、ＳｉＧｅ８０％からなるＱＢ層と、Ｓｉからなるチャネル層とで構成される。
（ｉｉ）初期のスタック（ＳｉＧｅ２５％からなるＳＲＢの上にＳｉチャネル）についての−１２０ｍｅＶと歪量子バリア層により導入される−９０ｍｅＶとからなる−２１０ｍｅＶの増強された伝導帯バンドオフセット。最終的なスタックは、ＳｉＧｅ２５％からなるＳＲＢと、ＳｉＧｅ７５％からなるＱＢ層と、Ｓｉからなるチャネル層とで構成される。
（ｉｉｉ）初期のスタック（Ｓｉ基板の上にＳｉチャネル）についての０ｍｅＶと歪量子バリア層により導入される−１００ｍｅＶとからなる−１００ｍｅＶの増強された伝導帯バンドオフセット。最終的なスタックは、Ｓｉ基板と、ＳｉＧｅ５０％からなるＱＢ層と、Ｓｉからなるチャネル層とで構成される。
（ｉｖ）初期のスタック（ＧｅからなるＳＲＢの上にＧｅチャネル）についての０ｍｅＶと歪量子バリア層により導入される−７０ｍｅＶとからなる−７０ｍｅＶの増強された伝導帯バンドフセット。最終的なスタックは、ＧｅからなるＳＲＢと、ＳｉＧｅ８０％からなるＱＢ層と、Ｇｅからなるチャネル層とで構成される。
図２Ａは、ＦｉｎＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙとチャネル層Ｓｉ１−ｘＧｅｘについて同等の価電子帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙと歪量子バリア（ＱＢ）層Ｓｉ１−ｘＧｅｘについて同等の価電子帯バンドオフセットの線（白色領域での濃い線）を示す。
図２Ｂでは、図２ＡにＡ，Ｂ，Ｃ，Ｄで示す黒四角に対応する層のスタックを左側に示す。一方、図１Ａに白四角で示す、チャネルと下位層との間に追加の価電子帯バンドオフセットを導入する歪量子バリア層を備えた本発明に係るスタックを右側に示す。
図２Ｂから、種々の例についてまとめることができる。
（ｉ）初期のスタック（ＧｅからなるＳＲＢの上にＧｅチャネル）についての０ｍｅＶと歪量子バリア層により導入される＋１５０ｍｅＶとからなる＋１５０ｍｅＶの増強された価電子帯バンドオフセット。最終的なスタックは、ＧｅからなるＳＲＢと、ＳｉＧｅ５０％からなるＱＢ層と、Ｇｅからなるチャネル層とで構成される。
（ｉｉ）初期のスタック（Ｇｅ７５％からなるＳＲＢの上にＧｅチャネル）についての＋１７０ｍｅＶと歪量子バリア層により導入される＋１８０ｍｅＶとからなる＋３５０ｍｅＶの増強された価電子帯バンドオフセット。最終的なスタックは、Ｇｅ７５％からなるＳＲＢと、ＳｉＧｅ２５％からなるＱＢ層と、Ｇｅからなるチャネル層とで構成される。
（ｉｉｉ）初期のスタック（ＳｉＧｅ４０％からなるＳＲＢの上にＳｉＧｅ８０％からなるチャネル）についての＋２５０ｍｅＶと歪量子バリア層により導入される＋１７０ｍｅＶとからなる＋４２０ｍｅＶの増強された価電子帯バンドオフセット。最終的なスタックは、ＳｉＧｅ４０％からなるＳＲＢと、ＳｉからなるＱＢ層と、ＳｉＧｅ８０％からなるチャネル層とで構成される。
（ｉｖ）この例は、そのモデルによれば、＋２５０ｍｅＶの価電子帯バンドオフセットを有する初期のスタック（Ｓｉ基板の上にＳｉＧｅ４０％からなるチャネル）についてどのＱＢソリューション(solution)も利用可能でないような状況に対応する。
第１の態様の実施形態で、半導体基板は、ＩＶ族半導体材料を含む／からなる。
第１の態様の別の実施形態で、歪緩和バッファ層は、Ｇｅと、ＳｉＧｅを含む歪量子バリア層とを含む。
第１の態様の更なる実施形態で、ＦｉｎＦＥＴデバイスのチャネルは、Ｇｅを含む。
デバイスがｎ型ＦｉｎＦＥＴであり、チャネル層がＧｅを含む第１の例で、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に少なくとも約０．４％の格子定数不整合度(lattice constant mismatch)が存在するように選択される。
第１の例のデバイスとその製造について、さらに詳細に説明する。スタック全体、すなわちＳＲＢ、ＳＱＢおよびチャネル層を１つのプロセス工程中でインサイチュ(in-situ)に成長させられることは、本発明の方法の利点である。
デバイスがｐ型ＦｉｎＦＥＴであり、チャネル層がＧｅを含む第２の例で、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層が歪緩和バッファ層よりも少量のＧｅを含むように選択される。好ましくは、歪量子バリア層は、歪緩和バッファよりも１０％から７０％少ないＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、好ましくは歪緩和バッファよりも少なくとも１０％少ないＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、かつ、格子不整合に起因する欠陥を導入することがないように、最大で約７０％少ないＧｅを含む。
さらに、第１の例または第２の例に関する第１の態様の実施形態で、歪緩和バッファ層とチャネル層の少なくとも一方は、Ｓｉを含んでもよい。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＳｉＧｅを含む。好ましくは、ＳＲＢ層とチャネル層の少なくとも一方または両方がＳｉＧｅからなる。
あるいは、第１の例または第２の例に関する第１の態様の実施形態で、歪緩和バッファ層とチャネル層の少なくとも一方は、さらにＳｎを含んでもよい。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＧｅＳｎを含む。好ましくは、ＳＲＢ層とチャネル層の少なくとも一方または両方がＧｅＳｎからなる。
さらに、歪緩和バッファ層がＧｅを含み、歪量子バリア層がＳｉＧｅを含む第１の態様の他の実施形態で、ＦｉｎＦＥＴデバイスのチャネルはＳｉからなる。
デバイスがｎ型ＦｉｎＦＥＴであり、チャネル層がＳｉからなる第１の態様の第３の例で、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層が歪緩和バッファよりも多量のＧｅを含むように選択される。好ましくは、歪量子バリア層は、歪緩和バッファよりも１０％から７０％多くＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、好ましくは歪緩和バッファよりも少なくとも１０％多くＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、かつ、格子不整合に起因する欠陥を導入することがないように、最大で約７０％多くＧｅを含む。
第１、第２または第３の例に関する第１の態様の別の実施形態で、ＦｉｎＦＥＴデバイスの一部である歪量子バリア層は、３ｎｍから３０ｎｍ、より好ましくは５ｎｍから２０ｎｍの厚さを有する。
本発明の第２の態様では、半導体基板と、歪緩和バッファ（ＳＲＢ）層と、歪量子バリア（ＳＱＢ）層と、チャネル層とを備え、歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触するようにしたプレーナ型ＦＥＴデバイスが開示されている。歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪緩和バッファ層に対するチャネル層のバンドオフセットと歪量子バリア層のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型ＦＥＴデバイスについてはチャネルと量子バリア層との間に伝導帯バンドオフセットを作り出すことにより伝導帯バンド構造において、ｐ型ＦＥＴデバイスについてはチャネルと量子バリア層との間に価電子帯バンドオフセットを作り出すことにより価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにしている。歪量子バリア層とチャネル層の両方が、歪緩和バッファに対して歪んでいる。
第２の態様の実施形態で、半導体基板はＩＶ族半導体材料を含む／からなる。
第２の態様の実施形態で、歪緩和バッファ層はＧｅを含み、歪量子バリア層はＳｉＧｅを含む。さらに、第２の態様の実施形態で、チャネル層はＧｅを含む。
図３は、プレーナ型のｎ型ＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙとチャネル層Ｓｉ１−ｘＧｅｘについて同等の伝導帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙと歪量子バリア（ＱＢ）層Ｓｉ１−ｘＧｅｘについて同等の伝導帯バンドオフセットの線（白色領域での濃い線）を示す。
第２の態様の第４の例で、デバイスはｎ型のプレーナ型ＦＥＴであり、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に少なくとも約０．４％の格子定数不整合度が存在するように選択される。
また、第４の例に関する第２の態様の実施形態で、歪緩和バッファ層とチャネル層の少なくとも一方は、さらにＳｉを含んでもよい。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＳｉＧｅを含む。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＳｉＧｅからなる。
一方、第４の例に関する第２の態様の他の実施形態で、歪緩和バッファ層とチャネル層の少なくとも一方は、さらにＳｎを含んでもよい。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＧｅＳｎを含む。したがって、ＳＲＢ層とチャネル層の少なくとも一方または両方がＧｅＳｎからなる。
第４の例のデバイスとその製造について、さらに詳細に説明する。
図４は、プレーナ型のｐ型ＦＥＴデバイスについて、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙとチャネル層Ｓｉ１−ｘＧｅｘとについて同等の価電子帯バンドオフセットの線（灰色領域での濃い線）と、種々の組成のＳＲＢ層（または基板）Ｓｉ１−ｙＧｅｙと歪量子バリア（ＱＢ）層Ｓｉ１−ｘＧｅｘとについて同等の価電子帯バンドオフセットの線（白色領域での濃い線）を示す。
第２の態様の第５の例で、デバイスはｐ型のプレーナ型ＦＥＴであり、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層が歪緩和バッファよりも少量のＧｅを含むように選択される。好ましくは、歪量子バリア層は、歪緩和バッファよりも１０％から７０％少ないＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、好ましくは歪緩和バッファよりも少なくとも１０％少ないＧｅを含む。歪量子バリア層は、量子井戸効果を達成するために、かつ、格子不整合に起因する欠陥を導入することがないように、最大で約７０％少ないＧｅを含む。
第４または第５の例に関する第２の態様の別の実施形態では、プレーナ型ＦＥＴデバイスの一部である歪量子バリア層は、３ｎｍから３０ｎｍ、より好ましくは５ｎｍから２０ｎｍの厚さを有する。
ｎ型ＦｉｎＦＥＴの場合、プレーナ型のｎ型ＦＥＴの場合よりもオフセットが２５％小さい（図５に示すように）。例えば歪Ｓｉを用いたｎ型ＦＥＴにおける−２００ｍｅＶのオフセットは、プレーナ型の場合３１％のＧｅが必要であるのに対して、フィン型の場合３９％のＧｅが必要である。Ｇｅチャネルのｐ型ＦＥＴの場合、フィン型のΔＥＶはプレーナ型よりも１０％大きい（図６に示すように）。
第１の態様と第２の態様の特定の実施形態は、量子井戸閉じ込めのための歪み層を備えたｎ型ＦＥＴデバイスに関する。さらに、特定の実施形態は、従来のデバイスと比べて、向上したチャネル移動度およびオン電流を有し、かつ／または低減したリークを有するｎ型ＦＥＴデバイスに関する。
特定の実施形態で、ｎ型ＦＥＴデバイスは、Ｇｅリッチな(rich)チャネルと、シリコンゲルマニウム歪量子バリア層とを備える。
特定の実施形態は、量子井戸閉じ込めのための歪み層を備えたｎ型ＦＥＴデバイスを製造する方法に関する。
更なるｎ型ＦＥＴの性能向上のために、種々のオプションが検討されている。その１つは、従来のＳｉを用いたｎ型ＦＥＴにおけるチャネル材料としてのシリコンを、Ｓｎを添加した／添加しないゲルマニウムまたはゲルマニウムリッチなＳｉＧｅと置換することである。なぜなら、これらの材料の移動度はＳｉと比較して高いからである。一例では、シリコンウエハの上に成長した厚い（約２００ｎｍ）緩和ＳｉＧｅＳｎを含むスタックの上にトランジスタが形成される。
更なるｎ型ＦＥＴの性能向上のための別のオプションは、チャネル内で引張応力を作り出すことによって移動度を大きくすることである。これは、例えばＳｉ基板とチャネルとの間にＧｅＳｎ緩和バッファを形成することによって達成される。チャネルは、Ｇｅ、ＧｅリッチなＳｉＧｅまたはＳｉＧｅＳｎを含んでもよい。
しかし、上記の両オプション、すなわち、緩和ＧｅＳｎ層の上の厚い緩和ＳｉＧｅＳｎまたは歪ＳｉＧｅＳｎチャネルには、次のような重要な欠点がある。すなわち、（１）構造全体のバンドギャップは、不要な接合リークに少しつながり、（２）チャネルと基板との間には小さい伝導帯バンドオフセットが存在し、または伝導帯バンドオフセットが存在せず、悪化した短チャネル効果につながる。
特定の実施形態は、上記の課題のうち少なくとも１つを解決可能な解決手段に関する。ＳｉＧｅを含みかつチャネルの直下に配置された薄い歪量子バリア（ＳＱＢ）層は、所用の伝導帯バンドオフセットを提供し、これにより、良好な短チャネル効果につながる。さらに、一実施形態でのＳＱＢ層は、プレーナ型のｎ型ＦＥＴ構造およびｐ型ＦＥＴ構造の両方について、所用の伝導帯バンドオフセットを有する。
好都合なことに、ＳＱＢ層は、全体の接合リークの低下につながる下位の歪緩和バッファよりも大きいバンドギャップを有する。
一態様では、
半導体基板と、
Ｇｅを含む歪緩和バッファ（ＳＲＢ）層と、
ＳｉＧｅを含む歪量子バリア層（ＳＱＢ）層と、
Ｇｅを含むチャネル層とを備え、
歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触し、
歪緩和バッファ層（ＳＲＢ）、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択されたｎ型ＦＥＴトランジスタについて説明している。
一実施形態で、半導体基板はシリコンである。
一実施形態で、歪緩和バッファ層とチャネル層はそれぞれ、約７５ａｔ％以上のＧｅ濃度を有する。したがって、これら両方が、Ｇｅリッチな層であり、あるいは特定の実施形態では、純粋なＧｅ層である。歪緩和層は、機械的応力と機械的歪みがほぼ存在しない層である。パターニングされまたはパターニングされない基板の組成と、成長する層の組成と、例えば成長温度のような成長プロセスのパラメータとに応じて、緩和が現れる前に一定の厚さが必要となる（臨界厚さ）。Ｓｉ基板の上に成長したＧｅリッチな層の場合、臨界厚さは約３０ｎｍ未満であると見積もられる。
また、歪緩和バッファ層および／またはチャネル層は、最大で約２５ａｔ％までＳｉを含むことができる。
特定の実施形態で、ＳＲＢ層とチャネルの組成は、例えばＳＲＢ層とチャネル層の両方がＳｉＧｅからなる（Ｇｅは約７５ａｔ％より大きい）実施形態において、類似、更には同一の場合もあり得る。共に同一の材料からなるＳＲＢ層とチャネル層は、より容易に製造できるという利点がある。
別の実施形態で、歪緩和バッファ層および／またはチャネル層は、さらにＳｎを含む。一実施形態で、ＳＲＢおよび／またはチャネルは、Ｓｎの濃度が約１０ａｔ％未満のＧｅＳｎまたはＳｉＧｅＳｎを含む。
一例で、ＳＲＢはＧｅＳｎを含み、チャネル層はＳｉＧｅ、ＧｅＳｎまたはＳｉＧｅＳｎを含み、これらの組成はそれぞれ約７５ａｔ％以上のＧｅ濃度を有する。ＧｅＳｎの場合、Ｇｅの濃度は最大で約９０ａｔ％まで大きくなる。
別の実施形態で、歪量子バリア層は、量子井戸閉じ込めのための歪み層である。一実施形態で、ＳＱＢ層は、ＳｉＧｅを含み、より好ましくはＳｉＧｅとドーパントとからなる。ＳＱＢ層中のＧｅ濃度は約５０ａｔ％から約９０ａｔ％である。特に、Ｇｅ濃度は約６０ａｔ％から約８０ａｔ％でもよく、とりわけ約６５ａｔ％から約７５ａｔ％でもよい。ＳＱＢ層は、上記濃度範囲内でＳｉとＧｅのみを含み、例えば典型的なドーパントレベル濃度（約１ａｔ％）にあるドーパント以外の元素を含まなくてもよい。
さらに、ＳＱＢ層の最適な組成は、約０．４％（約０．３ｎｍ）の格子定数不整合度がＳＱＢ層とチャネル層との間に導入されるように、チャネル層の組成に応じて選択される。格子定数不整合度は、緩和状態での対応するブランケット(blanket)層で知られているように、種々の組成についての格子定数の絶対値に基づいて評価される。
チャネル層がＧｅまたはＳｉＧｅ（Ｇｅは約７５ａｔ％より大きい）を含む例で、ＳＱＢ層中での約６５ａｔ％から約９０ａｔ％のＧｅの濃度が最適である。なぜなら、それは最大のバンドオフセット約１００ｍＶにつながるからである。チャネル層がドーパントを除いてＧｅまたはＳｉＧｅ以外の元素を含まない場合、指標となる経験則として、ＳＲＢ層のＧｅ濃度とチャネル層（ＳＲＢ層の上位の）のＧｅ濃度との間に約１０ａｔ％の差が存在することが最適であると考えられている。
チャネル層がＧｅＳｎ（Ｇｅは約７５ａｔ％より大きい）を含む例で、Ｓｎが格子定数を低下させる効果を考慮すると、下位のＳＱＢの最適なＧｅ濃度は低く、すなわち約５０ａｔ％から約７０ａｔ％低い。
ＳｉＧｅのＳＱＢ層のバンドギャップの場合、約１ｅＶが予測され、これはＧｅ／ＧｅＳｎ層の場合の０．６７ｅＶ以下よりも充分に大きい。
一実施形態で、ＳＱＢ層の厚さは、ＳＱＢ層が歪んだ状態を維持し、応力緩和に起因する欠陥の形成を妨げるように、約３ｎｍから約３０ｎｍの間で選択される。当業者に知られているように、一実施形態でのトレンチ（凹部）内で成長した層の緩和挙動は、臨界厚さをより直接的に見積もることができる、ブランケット基板の上に堆積した層の場合とは異なる。
本開示の幾つかの実施形態で、歪緩和バッファ層、歪量子バリア層および場合によってチャネル層は、約１ａｔ％のドーパントレベル濃度でドーパントを含んでもよい。
さらに、一実施形態でのデバイスは、ゲルマニウム、または、歪緩和バッファ層のＳｉ濃度より低いＳｉ濃度を有するＳｉＧｅからなる、隆起した(elevated)ソースとドレインを備えることができる。
一実施形態で、歪緩和バッファ層は、複数のサブ層を含む。ＳＲＢ層またはその種々のサブ層内で、典型的には、基板と接するＳＲＢ層の底部でのＳｉリッチなＳｉＧｅから、ＳＱＢ層との界面でのＧｅリッチなＳｉＧｅ界面まで、Ｇｅ濃度の勾配をエピタキシャル成長で導入できる。
図７（Ａ）は、本開示の一実施形態に係るプレーナ型デバイスの、チャネルに沿った断面図を概略的に示す。（１）は基板、（２）はＳＲＢ層、（４）はＳＱＢ層、（５）はチャネル層、（６）は隆起したＳ／Ｄ、（７’）はゲートメタル、（８）はスペーサ、（９）はゲート充填材(gate fill)である。
プレーナ型構造の例で、チャネル層は、約３ｎｍから約２０ｎｍの厚さを有する。
図７（Ｂ）は、本開示の一実施形態に係るＦｉｎＦＥＴデバイスの、フィンと交差する断面図を概略的に示す。（１）は基板、（２）はＳＲＢ層、（３）は分離部(isolation)、（４）はＳＱＢ層、（５）はチャネル層、（７’’）はゲートメタルである。
ＦｉｎＦＥＴ構造の例で、歪量子バリア層（４）は、ゲート電極（７’’）の最下部の約１０ｎｍ下に配置されてもよい。
また、ＦｉｎＦＥＴ構造の例で、チャネル層は、約１０ｎｍから約５０ｎｍの厚さを有する。
第２の態様では、
（ａ）パターニングされた半導体基板を準備する工程であって、当該半導体基板は、底部で半導体基板を露出させる凹部を有し、かつ、絶縁対材料を含む側壁を有するようにした工程、続いて、
（ｂ）Ｇｅを含む歪緩和バッファＳＲＢ層をエピタキシャル成長によって凹部内に形成する工程、続いて、
（ｃ）歪緩和バッファ層の上位にあって歪緩和バッファ層に接し、かつＳｉＧｅを含む歪量子バリアＳＱＢ層をエピタキシャル成長によって形成する工程と、続いて、
（ｄ）歪量子バリア層の上位にあって歪量子バリア層に接し、かつＧｅを含むチャネル層をエピタキシャル成長によって形成する工程とを含み、
（ｅ）歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択されるようにした、ｎ型ＦＥＴトランジスタを製造する方法について説明している。
一実施形態で、歪み緩和バッファ層は、凹部内でエピタキシャル成長し、これにより最初の凹部を完全に充填すると共に過成長させる(overgrow)。次に、ウェル(well)の注入を実施できる。次に、歪量子バリア層を形成する前に、最初の凹部よりも深さが小さい第２の凹部が残るように、歪緩和バッファに部分的にくぼみ形成する(recess back)（エッチバックする）。したがって、ＳＲＢは、最初の凹部を部分的にのみ充填し、ＳＱＢ層とチャネル層を成長させた後に、最初の凹部を再度完全に充填する。
一実施形態では、エピタキシャル反応器内でインサイチュに（真空破壊なく）歪量子バリア層とチャネル層をエピタキシャル成長させる。ＳＲＢ層をエッチバックするプロセスは、ＳＱＢ層を成長させる直前に、エピタキシャル反応器内でインサイチュに実施してもよい。
一実施形態で、歪緩和バッファ層、量子バリア層およびチャネル層は、インサイチュドーピングによるエピタキシャル成長中、またはエピタキシャル成長後の注入のいずれかによって導入されるドーパントを含んでもよい。
具体例で、Ｓｉ基板と、Ｓｉ基板の上のＳＲＢ層と、チャネル層とを備え、ＳＲＢ層とチャネル層の両方がＧｅからなり、かつドーパントを含んでもよいｎ型ＦＥＴトランジスタについて説明する。さらに、トランジスタは、ＳＲＢ層とチャネル層との間に挟持され、これら両方と物理的に接触するＳＱＢ層を備える。ＳＱＢ層は、ＳｉＧｅ（約７５ａｔ％のＧｅを含む）を含み、さらにドーパントを含んでもよい。この例のデバイスは、より大きいＳＱＢ層のバンドギャップの存在に起因して、低下した接合リークという利点を有する。
別の具体例で、Ｓｉ基板と、最大で約１０ａｔ％のＳｎを含むＧｅＳｎからなり、Ｓｉ基板の上のＳＲＢ層とを備え、さらにドーパントを含んでもよいｎ型ＦＥＴトランジスタについて説明する。さらに、トランジスタは、ＧｅＳｎ（Ｓｎは約１０ａｔ％より少ない）またはＳｉＧｅ（Ｓｎは約７５ａｔ％より多い）からなるチャネル層を備え、ドーパントを含んでもよい。さらに、トランジスタは、ＳＲＢ層とチャネル層との間に挟持され、これら両方と物理的に接触するＳＱＢ層を備える。ＳＱＢ層は、ＳｉＧｅ（約６０ａｔ％から約７０ａｔ％のＧｅを含む）を含み、さらにドーパントを含んでもよい。この例のデバイスは、ＳＱＢの存在に起因して、低下した接合リークという利点を有する。さらに、トランジスタは、増大した移動度、およびチャネルに存在する引張歪みに起因した高いオン電流という利点を有する。
本発明の第１と第２の態様の実施形態では、次のような発明の特徴を開示する。
半導体基板と、Ｇｅを含む歪緩和バッファ層と、ＳｉＧｅを含む歪量子バリア層と、Ｇｅを含むチャネル層とを備えたｎ型ＦＥＴトランジスタであり、歪量子バリア層は、歪緩和バッファ層とチャネル層との間に配置され、これら両方と物理的に接触し、歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択されている。
上記ｎ型ＦＥＴトランジスタで、歪緩和バッファ層とチャネル層のそれぞれが、約７５ａｔ％以上のＧｅ濃度を有する。
上記のいずれかのｎ型ＦＥＴトランジスタで、歪緩和バッファ層および／またはチャネル層は、さらにＳｉを含む。
上記のいずれかのｎ型ＦＥＴトランジスタで、歪緩和バッファ層および／またはチャネル層は、さらにＳｎを含む。
上記ｎ型ＦＥＴトランジスタで、Ｓｎの濃度は約１０ａｔ％未満である。
上記のいずれかのｎ型ＦＥＴトランジスタで、量子バリア層は、約５０ａｔ％から約９０ａｔ％、特に約６０ａｔ％から約８０ａｔ％、とりわけ約６５ａｔ％から約７５ａｔ％のＧｅ濃度を有するＳｉＧｅを含む。
上記ｎ型トランジスタで、歪量子バリア層は、約３ｎｍから約３０ｎｍの厚さを有する。
上記のいずれかのｎ型ＦＥＴトランジスタで、歪緩和バッファ、量子バリア層およびチャネル層の１つ以上はドーパントを含む。
上記のいずれかのｎ型ＦＥＴトランジスタは、さらに、Ｇｅ、または、歪緩和バッファのＳｉ濃度より低いＳｉ濃度を有するＳｉＧｅを含む、隆起したソース領域とドレイン領域を備える。
上記のいずれかのｎ型ＦＥＴトランジスタで、歪緩和バッファ層は、複数のサブ層を含み、かつ／または、歪み緩和バッファは、基板との界面でＧｅ濃度が最低となるようなＧｅ濃度の勾配を有する。
上記のいずれかのｎ型ＦＥＴトランジスタで、トランジスタは、プレーナ型構造を有する。
上記のいずれかのｎ型ＦＥＴトランジスタで、チャネル層は、約３ｎｍから約２０ｎｍの厚さを有する。
上記ｎ型ＦＥＴトランジスタで、トランジスタは、ＦｉｎＦＥＴ構造を有する。
上記ｎ型ＦＥＴトランジスタで、トランジスタはＦｉｎＦＥＴ構造を有し、チャネル層は約１０ｎｍから約５０ｎｍの厚さを有する。
ｎ型ＦＥＴトランジスタを製造する方法は、ａ）パターニングされた半導体基板を準備する工程であって、当該半導体基板は、底部で半導体基板を露出させる凹部を有し、かつ、絶縁対材料を含む側壁を有するようにした工程、次に、ｂ）Ｇｅを含む歪緩和バッファ層をエピタキシャル成長によって凹部内に形成する工程、次に、ｃ）歪緩和バッファ層の上位にあって歪緩和バッファ層に接し、かつＳｉＧｅを含む歪量子バリア層をエピタキシャル成長によって形成する工程と、次に、ｄ）歪量子バリア層の上位にあって歪量子バリア層に接し、かつＧｅを含むチャネル層をエピタキシャル成長によって形成する工程とを含み、ｅ）歪緩和バッファ層、歪量子バリア層およびチャネル層の組成は、歪量子バリア層とチャネル層との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択されている。
上記の方法のプロセス（ｂ）で、歪緩和バッファ層は歪み量子層の形成前に凹部を充填および過成長させ、それを部分的にエッチバックして第２の凹部を作成する。
上記の方法で、歪緩和バッファ層とチャネル層は、約７５ａｔ％以上のＧｅ濃度を有する。
上記方法で、歪緩和バッファ層とチャネル層の少なくとも一方は、さらにＳｉを含む。
上記方法で、歪緩和バッファ層とチャネル層の少なくとも一方は、さらにＳｎを含む。
上記方法で、Ｓｎの濃度は約１０ａｔ％未満である。
上記方法で、量子バリア層は、Ｇｅ濃度が約５０ａｔ％から約９０ａｔ％、特に約６０ａｔ％から約８０ａｔ％、とりわけ約６５ａｔ％から約７５ａｔ％であるＳｉＧｅを含む。
上記方法で、歪緩和バッファ、量子バリア層およびチャネル層の１つ以上は、インサイチュドーピングによるエピタキシャル成長中、またはエピタキシャル成長後の注入のいずれかによって導入されるドーパントを含む。
上記方法で、歪み緩和バッファ層は、複数のサブ層を含み、かつ／または歪緩和バッファは、基板との界面でＧｅ濃度が最低となるようなＧｅ濃度の勾配を有する。
先の説明は、本発明の特定の実施形態について詳細に説明している。しかし、文章中でいかに詳細に先の説明がなされていようと、本発明を多くの方法で実施できることが理解されるであろう。本発明の特定の特徴または態様を説明する場合の特定の用語の使用は、その用語が本明細書内で再定義され、当該用語に関連する本発明の特徴または態様のいずれかの特定の特性を含むように制限されることを意味する、と解釈すべきでないことに留意する必要がある。
上記の詳細な説明は、種々の実施形態に適用される本発明の新規な特徴を示し、説明し、指摘してきたが、当業者によって、図示したデバイスまたはプロセスの形態と細部における種々の省略、置換および変更が、本発明から逸脱することなくなされることが理解されるであろう。

Claims (15)

  1. 半導体基板（１）と、
    Ｇｅを含む歪緩和バッファ層（２）と、
    ＳｉＧｅを含む歪量子バリア層（４）と、
    チャネル層（５）とを備え、
    歪量子バリア層（４）は、歪緩和バッファ層（２）とチャネル層（５）との間に配置され、これら両方と物理的に接触し、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪緩和バッファ層（２）に対するチャネル層（５）のバンドオフセットと歪量子バリア層（４）のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型ＦｉｎＦＥＴデバイスについては伝導帯バンド構造において、ｐ型ＦｉｎＦＥＴデバイスについては価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにした、ＦｉｎＦＥＴデバイス。
  2. チャネル層（５）は、Ｇｅを含む、請求項１に記載のＦｉｎＦＥＴデバイス。
  3. ｎ型ＦｉｎＦＥＴであって、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪量子バリア層（４）とチャネル層（５）との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択された、請求項２に記載のＦｉｎＦＥＴデバイス。
  4. ｐ型ＦＥＴであって、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪量子バリア層（４）が歪緩和バッファ層（２）よりも少量のＧｅを含むように選択された、請求項２に記載のＦｉｎＦＥＴデバイス。
  5. 歪緩和バッファ層（２）および／またはチャネル層（５）は、さらにＳｉを含む、請求項１〜４のいずれか１項に記載のＦｉｎＦＥＴデバイス。
  6. 歪緩和バッファ層（２）および／またはチャネル層（５）は、さらにＳｎを含む、請求項１〜５のいずれか１項に記載のＦｉｎＦＥＴデバイス。
  7. ｎ型ＦＥＴであって、
    チャネル層（５）は、Ｓｉからなる、請求項１に記載のＦｉｎＦＥＴデバイス。
  8. 歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪量子バリア層（４）が歪緩和バッファ層（２）よりも多量のＧｅを含むように選択された、請求項７に記載のＦｉｎＦＥＴデバイス。
  9. 歪量子バリア層（４）は、約３ｎｍから約３０ｎｍの厚さを有する、請求項１〜８のいずれか１項に記載のＦｉｎＦＥＴデバイス。
  10. 半導体基板（１）と、
    Ｇｅを含む歪緩和バッファ層（２）と、
    ＳｉＧｅを含む歪量子バリア層（４）と、
    Ｇｅを含むチャネル層（５）とを備え、
    歪量子バリア層（４）は、歪緩和バッファ層（２）とチャネル層（５）との間に配置され、これら両方と物理的に接触し、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪緩和バッファ層（２）に対するチャネル層（５）のバンドオフセットと歪量子バリア層（４）のバンドオフセットが反対の符号を有するように選択され、これにより、ｎ型ＦＥＴデバイスについては伝導帯バンド構造において、ｐ型ＦＥＴデバイスについては価電子帯バンド構造において、それぞれ量子井戸効果が作り出され、チャネル内でのキャリア閉じ込めが向上するようにした、プレーナ型ＦＥＴデバイス。
  11. ｎ型ＦＥＴであって、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪量子バリア層（４）とチャネル層（５）との間に、少なくとも約０．４％の格子定数不整合度が存在するように選択された、請求項１０に記載のプレーナ型ＦＥＴデバイス。
  12. 歪緩和バッファ層（２）および／またはチャネル層（５）は、さらにＳｉを含む、請求項１０または１１に記載のプレーナ型ＦＥＴデバイス。
  13. 歪緩和バッファ層（２）および／またはチャネル層（５）は、さらにＳｎを含む、請求項１０または１１に記載のプレーナ型ＦＥＴデバイス。
  14. ｐ型ＦＥＴであって、
    歪緩和バッファ層（２）、歪量子バリア層（４）およびチャネル層（５）の組成は、歪量子バリア層（４）が歪緩和バッファ層（２）よりも少量のＧｅを含むように選択された、請求項１０に記載のプレーナ型ＦＥＴデバイス。
  15. 歪量子バリア層（４）は、約３ｎｍから約３０ｎｍの厚さを有する、請求項１０〜１４のいずれか１項に記載のプレーナ型ＦＥＴデバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160012887A (ko) * 2014-07-25 2016-02-03 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594506B (zh) * 2012-08-16 2017-03-08 中国科学院微电子研究所 半导体器件
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385234B2 (en) 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
EP3050089A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
JP2015162604A (ja) * 2014-02-27 2015-09-07 株式会社東芝 Ｃｍｏｓイメージセンサ
KR102204072B1 (ko) * 2014-03-27 2021-01-18 인텔 코포레이션 게르마늄 주석 채널 트랜지스터들
US10854735B2 (en) 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US9331073B2 (en) 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
CN107004711B (zh) * 2014-12-23 2021-04-06 英特尔公司 用于非平面半导体器件鳍下中的iii-v族半导体合金及其形成方法
KR102270916B1 (ko) 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9647114B2 (en) * 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9449882B1 (en) * 2015-10-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9502420B1 (en) * 2015-12-19 2016-11-22 International Business Machines Corporation Structure and method for highly strained germanium channel fins for high mobility pFINFETs
KR102532202B1 (ko) 2016-01-22 2023-05-12 삼성전자 주식회사 반도체 소자
US9570300B1 (en) 2016-02-08 2017-02-14 International Business Machines Corporation Strain relaxed buffer layers with virtually defect free regions
US20200144374A1 (en) * 2017-06-30 2020-05-07 Intel Corporation Transistor with wide bandgap channel and narrow bandgap source/drain
CN111052391A (zh) * 2017-09-29 2020-04-21 英特尔公司 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖
DE112017008046T5 (de) * 2017-12-28 2020-06-18 Intel Corporation Pmos- und nmos-kontakte in einem gemeinsamen trench
US20220310793A1 (en) * 2019-06-03 2022-09-29 Oussama Moutanabbir Quantum heterostructures, related devices and methods for manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177375A (ja) * 1992-12-10 1994-06-24 Hitachi Ltd 半導体装置及びその製造方法
JP2002270834A (ja) * 2000-12-26 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20020185655A1 (en) * 2000-07-18 2002-12-12 Fahimulla Ayub M. Ultra-linear multi-channel field effect transistor
JP2003264290A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US20080237572A1 (en) * 2007-03-27 2008-10-02 Chi On Chui Forming a type i heterostructure in a group iv semiconductor
US20100230658A1 (en) * 2009-03-16 2010-09-16 Ravi Pillarisetty Apparatus and methods for improving parallel conduction in a quantum well device
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
EP1439570A1 (en) * 2003-01-14 2004-07-21 Interuniversitair Microelektronica Centrum ( Imec) SiGe strain relaxed buffer for high mobility devices and a method of fabricating it
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
US20060292776A1 (en) 2005-06-27 2006-12-28 Been-Yih Jin Strained field effect transistors
US7596158B2 (en) * 2005-10-28 2009-09-29 Massachusetts Institute Of Technology Method and structure of germanium laser on silicon
TW200735344A (en) 2006-03-03 2007-09-16 Univ Nat Chiao Tung N type metal oxide semiconductor transistor structure having compression strain silicon-germanium channel formed on silicon (110) substrate
US7728387B1 (en) 2006-06-13 2010-06-01 The Board Of Trustees Of The Leland Stanford Junior University Semiconductor device with high on current and low leakage
US8227791B2 (en) * 2009-01-23 2012-07-24 Invenlux Limited Strain balanced light emitting devices
US8193523B2 (en) 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
CN101819996B (zh) * 2010-04-16 2011-10-26 清华大学 半导体结构

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177375A (ja) * 1992-12-10 1994-06-24 Hitachi Ltd 半導体装置及びその製造方法
US20020185655A1 (en) * 2000-07-18 2002-12-12 Fahimulla Ayub M. Ultra-linear multi-channel field effect transistor
JP2002270834A (ja) * 2000-12-26 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003264290A (ja) * 2002-03-08 2003-09-19 Fujitsu Ltd 半導体装置及びその製造方法
US20050274978A1 (en) * 2004-05-27 2005-12-15 Antoniadis Dimitri A Single metal gate material CMOS using strained si-silicon germanium heterojunction layered substrate
US20080237572A1 (en) * 2007-03-27 2008-10-02 Chi On Chui Forming a type i heterostructure in a group iv semiconductor
US20100230658A1 (en) * 2009-03-16 2010-09-16 Ravi Pillarisetty Apparatus and methods for improving parallel conduction in a quantum well device
JP2012520580A (ja) * 2009-03-16 2012-09-06 インテル・コーポレーション 量子井戸デバイスにおける平行伝導を改善する装置及び方法
US20110147711A1 (en) * 2009-12-23 2011-06-23 Ravi Pillarisetty Non-planar germanium quantum well devices
JP2013513250A (ja) * 2009-12-23 2013-04-18 インテル コーポレイション 非平面ゲルマニウム量子井戸デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160012887A (ko) * 2014-07-25 2016-02-03 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법
KR102263045B1 (ko) 2014-07-25 2021-06-10 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법

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