KR20160012887A - 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법 - Google Patents

공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법 Download PDF

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KR20160012887A
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Abstract

CMOS 반도체 핀펫 장치 및 CMOS 반도체 핀펫 장치의 제조 방법이 개시된다. 상기 장치는 실리콘 저머늄을 포함하는 공통 스트레인 완화 버퍼층 상의, 저머늄을 포함하는 채널 영역을 구비하는 n-핀펫 및 p-핀펫을 포함한다. 상기 채널 영역들 내의 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 높다. 상기 장치는 실리콘 저머늄을 포함하는, 상기 n-핀펫을 위한 소스/드레인 영역; 및 저머늄을 포함하는, 상기 p-핀펫을 위한 제2 소스/드레인 영역을 더 포함한다.

Description

공통 스트레인-완화 버퍼를 구비하는 CMOS 장치 및 그 제조 방법{CMOS device with common strain-relaxed buffer and method for manufacturing thereof}
본 개시는 트랜지스터 장치들에 관한 것이며, 더욱 상세하게는 공통 버퍼(common buffer)를 구비하는 핀펫(finFET) CMOS 장치 및 그 제조 방법에 관한 것이다.
스트레인 공학(strain engineering)은 장치 성능을 향상시키기 위하여 반도체 제조에서 채용되는 일반적인 전략을 가리킨다. 트랜지스터 채널 내의 기계적인 스트레인을 개질함에 의해 성능상의 이점들이 얻어지며, 이는 전자 이동도(또는 정공 이동도(hole mobility))를 향상시키고 이에 따라 채널을 통한 전도도를 향상시킨다.
CMOS 기술들에서 스트레인 공학을 사용할 때의 한 가지 특별한 고려 사항은 PMOS 트랜지스터들과 NMOS 트랜지스터들이 서로 다른 종류의 스트레인들에 대하여 다르게 응답한다는 점이다. 특히, <110> 결정학적 방향들을 따라 배열되는 산업 표준의 트랜지스터들에 있어서, PMOS 트랜지스터 성능은 p-채널에 종방향 압축 스트레인(compressive longitudinal strain)을 인가함에 의해 가장 우수하게 제공되는 반면, NMOS 트랜지스터는 n-채널에 인가된 종방향 인장 스트레인으로부터 유리한 효과를 얻는다. 스트레인 공학의 다른 접근들은 스트레인을 국부적으로 유도하며, 이는 n-채널 및 p-채널 스트레인 모두가 독립적으로 개질될 수 있게 한다.
따라서, NMOS 트랜지스터(또는 NFET) 및 PMOS 트랜지스터(또는 PFET)은 이동도 향상을 위하여 반대의 스트레인을 필요로 한다. 그러므로, 트랜지스터들 중 하나를 위한 이동도 향상은 다른 트랜지스터를 위한 성능의 저하를 유발할 수 있다. 트랜지스터 종류들 중 하나에 대한 성능 저하를 방지하는 것, 또는 동시에 두 가지 종류의 트랜지스터들 모두에 대한 이동도 향상을 얻는 것은 간단하지 않다.
알려진 하나의 접근법은 다른 종류들의 스트레인 완화 버퍼들 및 채널들의 다중 에피택셜 성장(multiple epitaxial growth) 단계들을 수행하는 것을 포함한다. 그러나, 이러한 에피택셜 성장 단계들은 이러한 성장이 NFET 상에만 수행되거나 또는 PFET 상에만 수행되도록 마스크가 형성될 필요가 있다. 이러한 마스크 단계들은 기술적으로도 어려우며 고비용이 요구된다.
통상의 평면형 CMOS 기술로부터 비평면형(3차원, 3D) CMOS 기술(또한 예를 들어 핀펫(finFET)과 같은 다중 게이트 기술로도 일컬어지는)로의 기술 이동은 장치의 더한 스케일링(scaling)을 가능하게 해 왔다. 측벽 표면들 또는 상면을 따라 이동할 때의 캐리어들의 이동도 차이에 기인하여, 스트레인 공학은 비평면형 CMOS 기술을 위하여 더욱 향상될 필요가 있다.
본 개시는 공통 스트레인 완화 버퍼(SRB) 층을 구비하는 듀얼 채널 핀펫(dual-channel finFET) 및 그 제조 방법에 관한 것이다.
본 개시의 제1 측면에 있어서, CMOS 장치가 개시된다. 상기 CMOS 장치는 반도체 기판, 상기 반도체 기판 상에서 실리콘 저머늄(SiGe)을 포함하는 패터닝된 스트레인 완화 버퍼층, 상기 패터닝된 스트레인 완화 버퍼층 상의 n-채널 영역을 구비하는 n-핀펫(n-finFET) 및 p-채널 영역을 구비하는 p-핀펫(p-finFET)을 포함하며, 여기서 양 채널 영역들은 소자 분리 영역에 의해 서로 분리되며(isolated), 상기 채널 영역들의 Ge 농도는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 높은 것을 특징으로 하며, n-핀펫을 위한 SiGe을 포함하는 소스/드레인 영역들 및 p-핀펫을 위한 저머늄(Ge)을 포함하는 소스/드레인 영역들을 더 포함한다.
일부 실시예들에 따르면, 상기 스트레인 완화 버퍼층 내의 Ge 농도는 바람직하게는 25% 내지 90%(원자 퍼센트)의 범위이다. 상기 n-핀펫 및 상기 p-핀펫의 상기 채널 영역들 내의 Ge 농도는 바람직하게는 90% 내지 100%의 범위이다.
일부 실시예들에 따르면, 상기 n-핀펫 소스/드레인 영역들 내의 Ge 농도는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 낮다. 상기 n-핀펫 소스/드레인 영역 내의 Ge 농도는 바람직하게는 80%보다 작다. 상기 p-핀펫 소스/드레인 영역들 내의 Ge 농도는 바람직하게는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 높다. 상기 p-핀펫 소스/드레인 영역들 내의 Ge 농도는 바람직하게는 35% 내지 100%의 범위이다.
일부 실시예들에 따르면, 상기 n-핀펫은 바람직하게는 리세스드 소스/드레인 영역들(recessed source/drain regions)을 가지며, 상기 p-핀펫은 바람직하게는 상승된 소스/드레인 영역들(raised source/drain regions)을 갖는다.
일부 실시예들에 따르면, 상기 p-채널 영역 및 상기 n-채널 영역은 동일한 물질로 구성된다.
본 개시의 제2 측면에 있어서, CMOS 장치의 제조 방법이 개시된다. 상기 방법은 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 SiGe을 포함하는 핀들의 패터닝된 스트레인 완화 버퍼층을 제공하는 단계; 상기 스트레인 완화 버퍼층의 상기 핀들 상에 소자 분리 영역에 의해 분리된 n-핀펫 및 p-핀펫을 제공하는 단계; 및 상기 n-핀펫을 위한 SiGe을 포함하는 소스/드레인 영역들 및 상기 p-핀펫을 위한 Ge을 포함하는 소스/드레인 영역들을 제공하는 단계;를 포함하고, 상기 n-핀펫은 n-채널 영역을 구비하며 상기 p-핀펫은 p-채널 영역을 구비하고, 상기 채널 영역들 모두는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 높은 농도의 Ge를 포함한다.
일부 실시예들에 따르면, 상기 패터닝된 스트레인 완화 버퍼층을 제공하는 단계는, 상기 반도체 기판 상에 상기 스트레인 완화 버퍼층을 제공하는 단계; 상기 스트레인 완화 버퍼층을 패터닝하여 핀들을 형성하는 단계; 및 상기 패터닝된 스트레인 완화 버퍼층 상에 유전층(dielectric layer)을 제공하는 단계를 포함한다.
일부 실시예들에 따르면, 상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들 상에 n-핀펫 및 p-핀펫을 제공하는 단계는, 상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들의 상측 일부분(top part)을 리세스시켜 감소된 높이를 갖는 트렌치들(trenches)을 형성하는 단계; 상기 스트레인 완화 버퍼층 상의 상기 감소된 높이의 트렌치들 내에 상부층을 에피택셜 성장시켜 상기 n-핀펫의 상기 n-채널 및 상기 p-핀펫의 상기 p-채널을 형성하는 단계; 상기 유전층의 상측 일부분을 제거하여 상기 n-채널 및 상기 p-채널을 노출하는(reveal) 단계;를 더 포함한다.
일부 실시예들에 따르면, 상기 패터닝된 스트레인 완화 버퍼층을 제공하는 단계는, 상기 반도체 기판을 패터닝하여 소자 분리 영역들에 의해 서로 분리되는 반도체 핀들을 형성하는 단계; 상기 소자 분리 영역들의 바닥 부분까지 상기 반도체 핀들의 반도체 물질을 리세스시켜 상기 소자 분리 영역들 사이에 트렌치들을 형성하는 단계; 상기 트렌치들의 일부분 내에 상기 스트레인 완화 버퍼층을 에피택셜 성장시켜 핀들을 형성하는 단계;를 포함한다.
일부 실시예들에 따르면, 상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들 상에 n-핀펫 및 p-핀펫을 제공하는 단계는, 상기 트렌치들의 잔류 부분 내의 상기 에피택셜 성장한 스트레인 완화 버퍼층 상에 상부층을 에피택셜 성장시켜 상기 n-채널 및 상기 p-채널을 형성하는 단계; 상기 유전층의 상측 일부분을 제거하여 상기 n-채널 및 상기 p-채널을 노출하는 단계;를 더 포함한다.
일부 실시예들에 따르면, 상기 스트레인 완화 버퍼층 내의 Ge 농도는 25% 내지 90%의 범위이다.
일부 실시예들에 따르면, 상기 n-핀펫 소스/드레인 영역들을 제공하는 단계는 리세스드 소스/드레인 영역들을 제공하는 단계를 포함하고, 상기 p-핀펫 소스/드레인 영역들을 제공하는 단계는 상승된 소스/드레인 영역들을 제공하는 단계를 포함한다.
일부 실시예들에 따르면, 상기 n-핀펫 소스/드레인 영역들 내의 Ge 농도는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 작고, 상기 p-핀펫 소스/드레인 영역들 내의 Ge 농도는 상기 스트레인 완화 버퍼층 내의 Ge 농도보다 더 높다.
일부 실시예들에 따르면, 상기 n-핀펫 소스/드레인 영역들 내의 Ge 농도는 35% 내지 100%의 범위이며, 상기 p-핀펫 소스/드레인 영역들 내의 Ge 농도는 80%보다 작다.
일부 실시예들에 따르면, 상기 p-채널 영역 및 상기 n-채널 영역은 동일한 물질로 구성되며, 상기 상부층 물질이다.
일부 실시예들에 따르면, 상기 스트레인 완화 버퍼층 상에 형성된 상기 상부층뿐만 아니라 상기 스트레인 완화 버퍼층도 도펀트들을 더 포함할 수 있다. 예를 들어, 인(P), 비소(As) 또는 보론(B)과 같은 도펀트 원소들이 사용될 수 있다.
본 개시의 장점은 공통 스트레인 완화 버퍼층 및 공통 채널 물질을 구비하는 CMOS 핀펫 장치가 제공된다는 점이며, 따라서 상기 PMOS 핀펫 장치 및 상기 NMOS 핀펫 장치는 동일한 스트레인 완화 버퍼층 및 동일한 채널층으로부터 시작하여 제조된다.
본 개시의 장점은 최소한의 개수의 물질들을 사용하여 더 높은 이동도를 갖는 CMOS 핀펫 장치가 제공된다는 점이다. 상기 CMOS 핀펫 장치의 성능은 PMOS 핀펫 장치 및 NMOS 핀펫 장치 모두에 대하여 최신의 Si 계열의 CMOS 핀펫 장치들보다 훨씬 더 우수하다.
본 개시의 장점은 최소한의 수의 공정 단계들을 사용하여 더 높은 이동도를 갖는 CMOS 핀펫 장치의 제조를 위한 방법이 제공된다는 점이다.
본 개시의 장점은 최신의 CMOS 핀펫 장치들과 비교하여 공정 단계들의 수가 감소함에 따라 이러한 장치의 제조를 위한 비용이 감소된다는 점이다.
본 개시의 장점은 10 nm 이하 기술 노드들에 대하여 적용 가능한 CMOS 핀펫 장치, 즉 PMOS 핀펫 및 NMOS 핀펫이 제공된다는 점이다.
모든 도면들은 본 개시의 일부 측면들 및 실시예들을 설명하도록 의도된 것이다. 설명된 도면들은 개략적인 것이며 비한정적이다.
도 1은 다른 핀들 및 다른 트랜지스터들을 포함하는 제1 측면에 따른 CMOS 반도체 핀펫 장치의 개략적인 3차원(3D) 대표도이다. n-핀펫 및 p-핀펫 모두는 각각 병렬인 두 개의 핀들 및 직렬인 두 개의 트랜지스터들을 구비한다.
도 2는 도 1의 3차원 장치의 A-A' 선을 따른 개략적인 2차원 단면도이다. A-A' 선은 n-핀펫 및 p-핀펫 모두를 위한 핀의 전체 길이를 따라 잘려진 단면이다.
도 3은 도 1의 3차원 장치의 B-B' 선을 따른 개략적인 2차원 단면도이다. B-B' 선은 게이트 스택을 통해, 즉 예를 들어 n-핀펫을 위한 두 개의 병렬 핀들의 세트를 통해 잘려진 단면이다.
도 4는 제1 측면에 따른 CMOS 반도체 핀펫 장치의 n-핀펫의 핀 폭 및 스트레스에 따른 전류 특성에 대한 시뮬레이션 결과들을 나타낸다.
도 5는 제1 측면에 따른 CMOS 반도체 핀펫 장치의 스트레인에 따른 전자 이동도에 대한 시뮬레이션 결과들을 나타낸다.
도 6은 제1 측면의 실시예들에 따른 CMOS 반도체 핀펫 장치의 n-핀펫 의 전자 이동도에 대한 시뮬레이션 결과들을 나타낸다.
도 7a 내지 도 7f는 제2 측면의 특정 실시예들에 따른 CMOS 장치의 제조 방법의 다른 공정 단계들의 개략적인 대표도들이다.
도 8a 내지 도 8e는 미리 패터닝된 STI 기판으로부터 시작하는, 제2 측면의 특정 실시예들에 따른 CMOS 장치의 제조 방법의 다른 공정 단계들의 개략적인 대표도들이다.
본 개시는 공통 스트레인 완화 버퍼층(SRB)을 구비하는 듀얼 채널 핀펫 장치 및 그 제조 방법에 관한 것이다.
본 개시는 특정한 도면들을 참조로 특정 실시예들에 관하여 설명할 것이지만, 본 발명이 이에 한정되는 것은 아니다. 설명된 도면들은 개략적인 것이고 비한정적이다. 도면들에서, 일부 구성요소들의 크기는 과장될 수 있고, 설명적인 목적을 위하여 비율에 맞게 그려지지 않을 수 있다. 치수들 및 상대적인 치수들은 본 발명의 실시를 위한 실제 구체화에 대응되지 않는다.
게다가, 상세한 설명 내에서 용어 제1, 제2 및 동류물들은 유사한 구성요소들 사이를 구분하기 위하여 사용되며, 필수적으로 순서, 서열에서의 시간적, 공간적인 순서 또는 다른 임의의 방식에서의 순서를 위하여 사용되지는 않는다. 따라서 사용되는 용어들은 적절한 상황들 하에서 서로 교환 가능하며, 여기 설명된 본 개시의 실시예들이 여기 설명되거나 도시된 것과는 다른 순서로 동작 가능함이 이해되어야 할 것이다.
게다가, 상세한 설명 내에서 용어 상부, 하부 및 그 동류물들은 설명적인 목적으로 사용되며, 필수적으로 상대적인 위치들을 설명하도록 사용되지는 않는다. 따라서 사용되는 용어들은 적절한 상황들 하에서 서로 교환 가능하며, 여기 설명된 본 개시의 실시예들이 여기 설명되거나 도시된 것과는 다른 방향으로 동작 가능함이 이해되어야 할 것이다.
용어 "포함하는"은 이후에 나열된 수단들에 한정되도록 해석되어서는 안되며, 이는 다른 구성요소들 또는 단계들을 배제하는 것이 아니다. 따라서, 설명된 특징들, 수치들, 단계들 또는 성분들의 존재를 인용된 것과 같이 구체화하는 것으로 해석되어야 하며, 하나 또는 그 이상의 다른 특징들, 수치들, 단계들 또는 성분들 또는 이들의 그룹들의 존재 또는 추가를 불가능하게 하는 것이 아니다. 따라서, 표현 "A 및 B 수단을 포함하는 장치"의 범위는 오직 A 및 B 성분들만을 포함하는 장치들에 한정되어서는 안된다.
본 명세서를 통해 "하나의 실시예" 또는 "일 실시예"에 대한 인용은 본 개시의 적어도 하나의 실시예 내에 포함된 실시예와 연결되어 설명되는 특정한 특징, 구조 또는 특성을 의미한다. 따라서, 본 명세서를 통해 다양한 위치들에서의 "하나의 실시예에서" 또는 "일 실시예에 있어서"와 같은 구절의 등장은 필수적으로 모두 동일한 실시예를 인용하는 것은 아니지만, 그러나 인용할 수도 있다.
또한, 특정한 특징들, 구조들 또는 특성들은 하나 또는 그 이상의 실시예들에서, 본 개시로부터 당업자들에게 명백한 것과 같이, 임의의 적합한 방식으로 결합될 수 있다.
더욱이, 여기 설명된 일부 실시예들이 다른 실시예들에 포함된 일부 특징들을 포함하며 다른 특징들을 포함하지 않는 한편, 다른 실시예들의 특징들의 조합들은 본 개시의 범위 내에 있음이 의도되며, 당업자에게 이해되는 것과 같이 다른 실시예들을 구성할 수 있음이 의도된다.
여기 제공된 상세한 설명에서, 다양한 구체적인 세부사항들이 제시된다. 그러나, 본 개시의 실시예들은 이러한 구체적인 세부사항들 없이도 실행될 수 있음이 이해될 것이다. 다른 사례들에서, 공지의 방법들, 구조들 및 기술들은 본 개시의 이해를 어렵게 하지 않기 위하여 구체적으로 도시되지 않았다.
본 개시를 통하여, CMOS 핀펫 또는 듀얼 채널 핀펫 장치가 언급될 때는 언제나, 이는 적어도 두 개의 핀펫들, p형 채널을 갖는 하나의 핀펫(p-finFET) 및 n형 채널을 갖는 다른 핀펫(n-finFET)을 포함하는 장치이다.
본 개시를 통해, 용어 "인장 스트레인(tensile strain)" 및 "압축 스트레인(compressive strain)"이 사용된다. 일반적으로, 제1 층이 다른 격자 상수(lattice constant)를 갖는 제2 층 상부에 놓이며, 물리적으로 접촉될 때, 상기 제1 층의 격자가 더 큰 상기 제2 층의 격자 상수를 따라가기 위해 신장될(stretched) 때 인장 스트레인이 유도된다. 반대로, 상기 제2 층이 더 작은 격자 상수를 가지고, 이에 따라 상기 제1 층의 격자가 더 작은 격자 상수를 따라가기 위해 밀어넣어질(squeezed) 때 상기 제1 층 내에 압축 스트레인이 유도된다.
<110> 결정학적 방향을 따라 배열된 Si1-xGex 채널들을 구비하는 평면형 MOSFET들에서, 전자 이동도 및 이에 따른 nFET 성능은 상기 n-채널에 종방향 인장 스트레스를 인가함에 의해 향상된다. 종방향 압축 채널 스트레스는 전자 이동도 및 pFET 성능을 저하시킨다. 향상된 정공 이동도 및 nFET 성능을 위하여, 상기 p-채널에는 종방향 압축 스트레스가 필요하다. 종방향 인장 채널 스트레스는 정공 이동도 및 pFET 성능을 저하시킨다. 그 결과로, 많은 스트레인 기술들은 정확한 부호의 스트레스, 즉 인장 또는 압축 스트레스가 정확한 종류의 트랜지스터, 즉 nFET 또는 pFET에 인가되는 것을 보장하기 위하여 pFET 및 nFET을 위하여 다른 공정 단계들을 사용한다.
<110> 노치(notch)를 갖는 표준의 (100) 웨이퍼 표면을 사용할 때, 실리콘 채널 n-핀펫의 전자 이동도는 측벽 표면들의 덜 우호적인(less-favorable) 결정학적 방위들에 기인하여 현저히 타협된다(compromised). 전체 드레인 전류에 대한 가장 큰 기여는 (110)/<110> 방위/방향을 갖는 이러한 측벽 표면들로부터 발생하며, 이는 실리콘 내의 전자 이동도를 위하여 최악의 경우에 해당한다. 그러나, n-핀펫의 상면 상에서의 상기 (110)/<110> 방위/방향은 전자 이동도를 위하여 매우 유리하나, 이러한 부분은 전체 드레인 전류에 더 적게 기여한다. 그러나 Ge 채널 n-핀펫에 대하여, 정반대가 발생한다. 측벽 표면들에서의 (110)/<110> 방위/방향이 Ge 내에서의 전자 이동도를 위하여 유리한 반면, 상면에서의 (100)/<110> 방위/방향은 덜 우호적이다. Si 또는 Ge 채널 p-핀펫을 위하여, 측벽 표면들에서의 (110)/<110> 방위/방향이 정공 이동도를 위하여 매우 유리하며, 상면에서의 (100)/<110> 방위/방향이 덜 우호적이다.
핀펫들은 반도체 핀의 상부 및 반도체 핀의 측면들에서 전도 채널(conducting channel)을 갖는다. 상기 핀의 상부 및 측면들이 다른 결정학적 방향들을 따라 배열됨에 따라, 기계적 스트레스를 적용하지 않더라도 상기 핀의 상부 및 측면들의 이동도들은 전자들 및 정공들 모두에 대하여 다르다. 따라서, 예를 들어 Ge 계열 핀들에 대하여, 정공 및 전자 이동도들은 스트레스에 대하여 반대의 민감도(sensitivity)를 갖는다.
(100)/<110> 방향의 상면 및 (110)/<110> 방향의 측벽 표면을 갖는 {100} 웨이퍼 상의 Ge p-핀펫들에 대하여, 스트레인되지 않은 정공 이동도는 스트레인되지 않은 Si의 경우보다 더 높다. 그러나, 스트레인되지 않은 Ge p-핀펫의 정공 이동도는 스트레인된 Si p-핀펫의 정공 이동도보다 더 낮다. 그러므로, Ge p-핀펫들을 위하여 스트레인된 Si p-핀펫들보다 우수한 성능을 갖도록 이동도 향상이 요구된다.
(100)/<110> 방향의 상면 및 (110)/<110> 방향의 측벽 표면을 갖는 {100} 웨이퍼 상의 Ge n-핀펫들에 대하여, 스트레인되지 않은 전자 이동도는 스트레인되지 않거나 스트레인된 Si n-핀펫들의 경우보다 더 높다. 이론적으로, Ge n-핀펫들의 성능은 스트레인되지 않거나 스트레인된 Si n-핀펫들의 경우보다 현저히 높아야 한다. 이러한 Ge n-핀펫들의 전자 이동도가 충분히 높기 ?문에, 제한된 양의 압축 종방향 채널 스트레스는 Ge 채널 내에서 용인될(tolerate) 수 있다. 이러한 압축 스트레스가 Ge 채널을 갖는 스트레인되지 않은 소자들의 경우에 비하여 획득 가능한 전자 이동도를 감소시키고, n-핀펫 성능을 감소시킬지라도, 여전히 스트레인된 Si n-핀펫들보다 우수한 성능을 보일 수 있다.
본 개시의 제1 측면은 각각의 핀펫들(n-핀펫 및 p-핀펫 모두)에 캐리어 이동도를 향상시키는 스트레인이 가해지는 듀얼 채널 핀펫 장치에 관한 것이다.
본 개시의 제2 측면은 각각의 핀펫들(n-핀펫 및 p-핀펫 모두)에 캐리어 이동도를 향상시키는 스트레인이 가해지는 이러한 듀얼 채널 핀펫 장치의 제조 방법에 관한 것이다.
n-핀펫 및 p-핀펫 모두에 대하여 공통 버퍼층 및 공통된 채널 물질을 사용함에 의해, 다른 물질들을 집적함(integration)에 있어서의 어려움들이 경감된다. 또한, 비용이 감소하며 대량(high-volume)의 제조가 용이해진다. 더욱 상세하게는, n-핀펫 및 p-핀펫 모두를 위하여 Ge 기술을 사용함에 의해, 소자 특성들 및 스트레인 특성들이 최신의 Si 기술의 CMOS 소자들보다 월등하다. Ge n-핀펫이 최신의 Si n-핀펫들보다 여전히 우수한 성능을 보임에 따라, Ge n-핀펫을 위한 제한된 이동도 저하가 가능하다.
CMOS 장치, 즉 제1 측면에 따른 듀얼 채널 반도체 핀펫 장치의 개략적인 3차원 대표도가 도 1에 도시된다. 패터닝된 스트레인 완화 버퍼(strain-relaxed burrer, SRB)층(410)이 기판(100) 상에 존재한다. SRB층(410)은 기판(100)으로부터 연장하는 돌출부들 또는 핀들의 세트 내부로 패터닝된다(예를 들어, 네 개의 평행한 핀들이 도 1에 도시되고, 두 개의 평행한 핀들이 도 2 및 도 3에 도시된다). 패터닝된 SRB층(410)의 상기 핀들 사이에 STI(shallow trench isolation) 영역과 같은 소자 분리 영역(400)이 존재한다.
아래에서, 특정한 실시예들이 실리콘(Si) 기판을 참조로 설명되나, 이들이 다른 반도체 기판들에도 동일하게 적용될 수 있다는 점이 이해될 것이다. 일부 실시예들에 있어서, "기판"은 예를 들어 실리콘(Si), 저머늄(Ge), 실리콘 저머늄(SiGe) 기판, 갈륨 비소(GaAs), 갈륨 비소 인(GaAsP), 인듐포스파이드(InP)와 같은 반도체 기판을 포함할 수 있다. "기판"은 예를 들어 반도체 기판 부분에 덧붙여 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4) 층과 같은 절연층을 포함할 수 있다. 따라서, 용어 "기판"은 또한 실리콘-온-글래스(silicon-on-glass), 실리콘-온-사파이어(silicon-on-sapphire) 기판들을 포함한다. 용어 "기판"은 따라서 일반적으로 관심이 있는 일 층 또는 부분들 아래의 층들을 위한 성분들을 정의하는 데 사용된다. 또한, "기판"은 그 상부에 일 층이 형성되는 임의의 다른 베이스, 예를 들어 유리 또는 금속층일 수 있다. 따라서, 기판은 블랭킷 웨이퍼(blanket wafer)와 같은 웨이퍼일 수 있고, 또는 다른 베이스 물질에 적용되는 층, 예를 들어 하부 층 상에 성장되는 에피택셜층일 수 있다.
기판(100)은 바람직하게는 실리콘 또는 저머늄과 같은 반도체 물질을 포함한다. 기판은 예를 들어, 실리콘, 실리콘 온 인슐레이터, 저머늄 온 인슐레이터로 형성될 수 있다.
일부 실시예들에 따르면, SRB층(410)은 바람직하게는 저머늄보다 작은 격자상수(lattice constant)를 갖는 물질을 포함한다. 상기 채널 내에 압축 응력을 갖기 위하여, 상기 SRB층은 1보다 작거나 같은 실수들인 x, y를 갖는 x+5y≤1을 갖는 실리콘저머늄주석(Si1-x-yGexSny) 층일 필요가 있다(100보다 작거나 같은 실수인 퍼센트로는 x(%) + 5y(%) ≤ 100인). SRB층 내의 저머늄 농도는 바람직하게는 25% 내지 90%(원자 퍼센트)의 범위이다. 일부 실시예들에 따르면, 카본 소량 퍼센트가 첨가될 수 있고, 더욱 바람직하게는 10% 이하의 C가 포함될 수 있다.
패터닝된 SRB층(410) 상에, n-핀펫 영역(200) 및 p-핀펫 영역(300)이 도시되며, 각각의 영역은 두 개의 평행한 핀들 및 두 개의 직렬 트랜지스터들을 포함한다. 패터닝된 SRB층(410)의 핀들 각각 상에, 상부층(201, 501, 301, 601)이 존재하며, 이는 각각 n-핀펫들(200) 및 p-핀펫들(300) 모두의 채널 영역들을 구성한다. 상기 상부층은 또한 상기 패터닝된 SRB층(410) 및 소자 분리 영역(400) 상부로 돌출하는 핀에 기초한 형상들(201, 301, 501, 601)을 갖는다. 따라서, 상기 상부층은 CMOS 장치의 활성 영역들을 포함한다.
n-핀펫(200)을 위하여, 상기 상부층은 상기 패터닝된 SRB층(410) 상의 n-채널 영역(201, 501)을 포함한다. 상기 p-핀펫(300)을 위하여, 상기 상부층은 상기 패터닝된 SRB층(410) 상의 p-채널 영역(301, 601)을 포함한다. n-채널 영역(201, 501) 및 p-채널 영역(301, 601) 모두 저머늄을 포함한다. 상기 채널 영역들 내의 저머늄 농도는 상기 SRB 층 내의 저머늄 농도보다 높아야한다.
n-핀펫 및 p-핀펫 채널의 조성은 동일하며, A1-xGex (0.9≤x≤1, A는 Si, Sn, C 또는 이들의 조합)과 같은 반도체 물질을 포함한다.
p-핀펫 및 n-핀펫의 조성은 스트레인 완화 상태의 상기 SRB의 격자 상수보다 큰 채널을 위한 격자 상수를 갖도록 선택된다. 그렇게 함으로써, 상기 채널 영역은 상기 SRB 상에 성장한 이후에 압축 일축 스트레스 상태(compressive uniaxial stress state) 하에 있을 것이다.
n-핀펫(200)은 실리콘 저머늄을 포함하는 소스/드레인 영역(202)을 더 포함한다. n-핀펫을 위한 소스/드레인 영역(202)은 바람직하게는 리세스드 소스/드레인 영역이다. n-핀펫에 있어서, 상기 리세스드 소스/드레인 영역은 하부의 SRB 층에 의해 상기 채널에 발휘되는 원치 않는 스트레스를 경감할 수 있다. 채널층(상부층)은 식각되어 상기 소스/드레인 영역들을 수용할 수 있는 리세스들을 형성한다. 리세스, 즉 캐비티(cavity)는 상기 채널 영역 물질(상기 상부층)과는 다른 격자 상수를 갖는 물질로 다시 채워진다. 바람직하게는, 이러한 리세스의 깊이는 약 0 내지 50 nm이다. 상기 리세스의 깊이를 증가시킴에 의해, 상기 채널 영역 상에 발휘되는 압축 종방향 스트레스가 감소된다.
상기 p-핀펫(300)은 저머늄을 포함하는 소스/드레인 영역(302)을 더 포함한다. 피핀펫을 위하여, 최대 압축 스트레스는 소스/드레인이 상승될 때 얻어진다. 소스/드레인 영역들은 예를 들어 상승된 소스/드레인 영역을 위하여 형성되는 리세스 내 대신에 채널층의 상측 상에 형성된다. 그러므로, p-핀펫을 위한 소스/드레인 영역(302)은 바람직하게는 상승된 소스/드레인 영역이다.
일부 실시예들에 따르면, n-핀펫 소스/드레인 영역 내의 저머늄 농도는 상기 SRB층 내의 저머늄 농도보다 낮다. p-핀펫 소스/드레인 영역 내의 저머늄 농도는 SRB층 내의 저머늄 농도보다 높다. n-핀펫 소스/드레인 영역 내의 저머늄 농도는 바람직하게는 35% 내지 100%의 범위이다. p-핀펫 소스/드레인 영역 내의 저머늄 농도는 바람직하게는 80%보다 낮다. n-핀펫을 위한 소스/드레인 영역들 내에서 더 낮은 저머늄 농도를 가짐에 의해 n-핀펫 채널 내에 추가적인 인장 스트레스가 도입된다. p-핀펫을 위한 소스/드레인 영역들 내에서 더 높은 저머늄 농도를 가짐에 의해 p-핀펫 채널 내에 추가적인 압축 스트레스가 도입된다.
n-핀펫(200) 및 p-핀펫(300) 모두가 각각 상기 채널 영역들 주위에 둘러싸진 게이트 스택(203, 303)을 포함한다. 게이트 스택(203, 303)은 게이트 유전층 및 게이트 도전층을 포함한다. 추가의 스페이서들(204, 304)이 당업자에게 알려진 것과 같이 상기 게이트 스택 옆에 존재한다.
추가적인 층들은 양자 배리어층(quantum barrier layer)과 같은 기판-SRB-채널층 스택 내에 존재할 수 있다. 상기 게이트 스택에 속하는 추가적인 에피택셜층들이 존재할 수 있다. 이러한 추가적인 층들은 그러나, 상기 SRB층으로부터 상기 상부(채널)층까지 스트레스 전달을 방해하지 않을 수 있다.
도 2는 도 1의 3차원 소자의 A-A'선을 따른 개략적인 2차원 단면도를 나타낸다. A-A'선은 상기 핀들의 전체 길이를 통해 만들어진 단면이다.
n-핀펫(200) 및 p-핀펫(300) 모두가 도시된다. n-핀펫(200) 및 p-핀펫(300) 모두는 기판(100) 및 (패터닝된) 스트레인 완화 버퍼(SRB)층(410)을 공통으로 구비한다. n-핀펫(200) 및 p-핀펫(300)은 소자 분리 영역(400)에 의해 서로 분리된다. n-핀펫(200) 및 p-핀펫(300) 사이의 소자 분리 영역(400)은 바람직하게는 섈로우 트렌치 분리(shallow trench isolation, STI) 영역이다.
n-핀펫(200) 및 p-핀펫(300)은 패터닝된 SRB층 상에 존재하는 공통 상부층으로부터 형성된다. 상기 상부층은 핀들과 같이 형성된다. n-핀펫(200)은 n-채널 영역(201), n-채널 영역(201) 주위를 둘러싸는 스페이서들(204)을 구비하는 게이트 구조물(203) 및 소스/드레인 영역들(203)을 포함한다. p-핀펫(300)은 p-채널 영역(301), p-채널 영역(301) 주위를 둘러싸는 스페이서들(304)을 구비하는 게이트 구조물(303) 및 소스/드레인 영역(303)을 포함한다. 상기 핀의 n-채널 영역(201) 및 상기 핀의 p-채널 영역(301)은 하부의 패터닝된 SRB층(410) 상부에, 바람직하게는 물리적으로 접촉하여 위치한다.
핀(또는 상부층)은 도전 물질로 형성되며, 이는 바람직하게는 저머늄을 포함한다. 따라서 n-핀펫(200) 및 p-핀펫(300)은 모두 공통 SRB층 및 상기 n-채널 영역(201) 및 p-채널 영역(301)에 대하여 공통인 공통 채널 물질을 포함한다.
도 3은 도 1에서의 3차원 장치의 선 B-B' 선을 따른 개략적인 2차원 단면도이다. 선 B-B'는 두 개의 평행한 핀 구조들을 가로질러 잘라진, 즉 상기 게이트 스택의 길이 방향을 따른 단면이다. 두 개의 n-핀펫들(201, 501)이 도시되며, 이들은 소자 분리 영역(400)에 의해 서로 분리된다.
본 개시의 제2 측면은 듀얼 채널 핀펫 장치의 제조 방법에 관한 것이며, 여기서 상기 핀펫들 각각(n-핀펫 및 p-핀펫)은 캐리어 이동도를 향상시키는 스트레인이 가해진다.
본 개시의 다른 실시예들에서, 상기 SRB층은 블랭킷 기판 상에 우선 성장한다(도 7a). 그 이후에, 상기 SRB층이 핀들로 패터닝되며(도 7b), 제거된 SRB 물질이 유전 물질로 대체되어 소자 분리 영역들(400)을 형성한다. 두 개의 소자 분리 영역들 사이, 즉 활성 영역에 잔류하는 스트레인 완화 버퍼 물질이 이후 부분적으로 리세스되어 감소된 깊이를 갖는 트렌치들(800)을 형성한다(도 7d). 이러한 감소된 깊이의 트렌치들(800)에서, 상기 핀펫 CMOS 장치의 채널들을 형성할 상기 상부층(201, 301, 501, 601)이 후속적으로 에피택셜 성장에 의해 형성된다(도 7e). 그 이후, 상기 채널 영역들 측면의 소자 분리 물질의 부분이 제거되어 상기 채널 영역들을 노출한다(도 7f).
이와는 달리, 본 개시의 다른 실시예들에서, 블랑켓 기판 상에 상기 SRB 층을 우선 성장시키는 대신에, 상기 SRB층은 미리 정의된 STI 패터닝된 웨이퍼(pre-defined STI patterned wafer)로부터 트렌치들 내에 성장할 수 있다. 패터닝된 SRB층(410) 및 상부층(201, 301, 501, 601)은 미리 정의된 트렌치들 내에서 에피택셜 성장에 의해 형성될 수 있다(도 8a 내지 도 8e). 이러한 트렌치들은 그 바닥부에서 기판 물질(100)을 노출하며, 절연체(유전체) 물질(400)로 형성된 벽들을 구비한다. 섈로우 트렌치 분리(STI) 패턴이 우선 기판(100) 내에 정의되어 소자 분리 영역들(400)이 두 개의 활성 영역들(100) 사이 내에 형성되도록 한다(도 8a). 따라서 활성 영역들은 STI 패턴을 채우는 유전 물질에 의해 서로 분리되도록 형성된다. 이후 상기 활성 영역들이 상기 소자 분리 영역의 두께와 대략 동일한 깊이까지 리세스되어 트렌치들을 형성한다(도 8b). 상기 리세스된 활성 영역들 내에서, 상기 스트레인 완화 버퍼층 및 후속 층들(상부층)이 성장할 수 있다(도 8c 및 도 8d). 상기 채널 영역들은 이후 상기 유전 물질(400)의 부분을 리세스하고/제거함에 의해 노출될 수 있다(도 8e). 이러한 방법은 스트레인 완화 버퍼층 및 후속 층들을 높은 종횡비의 트렌치들 내에 성장시킬 수 있고, 이에 따라 에피택셜 성장 과정에서 전위 결함들(dislocation defects)을 트랩핑하는 이점을 제공하며, 따라서 성장된 물질의 결정 품질을 향상시킬 수 있다는 장점을 갖는다.
본 개시의 실시예들에서, 상기 SRB층 상에 형성된 상부층뿐만 아니라 상기 SRB층은 도펀트들을 더 포함할 수 있다. 예를 들어, 인(P), 비소(As) 또는 보론(B)과 같은 도펀트 원소들이 단채널 조절(short-channel control)을 위하여, 및 소스/드레인 형성을 위하여 사용된다. 후자는 5e21 cm-3까지의 가장 높은 도핑 레벨을 요구한다.
본 개시는 공통 SRB 층 및 공통 채널 물질을 사용하여 향상된 이동도를 갖는 CMOS 핀펫 장치를 위한 제조 가능한 해결책을 제안한다. 더욱 바람직하게는, 저머늄 채널과 결합된 실리콘 저머늄 75%의 SRB층이 n-핀펫 및 p-핀펫 모두를 위하여 공통된다. n-핀펫 장치를 위한 50% 저머늄을 갖는 리세스드 SiGe 소스/드레인 영역 및 p-핀펫 장치를 위한 상승된 Ge 소스/드레인 영역을 사용함에 의해, 상기 CMOS 장치 성능은 전체적으로 더욱 향상된다. 상기 채널 영역 내의 상면 및 측벽 표면 이동도를 갖는 핀펫 장치들에 있어서, 제안된 구성은 Ge n-핀펫 장치를 위한, 제한된 양의 압축 스트레스를 가능하게 하기에 충분히 높은 측벽 이동도를 보장한다. 시뮬레이션들(도 4, 도 5 및 도 6 참조)은 특정한 실시예들에 따라 제안된 해결책이 스트레인된 Si p-핀펫 장치들뿐만 아니라 스트레인된 Si n-핀펫 장치들보다 월등한 성능을 가짐을 가리킨다
소위 게이트 라스트(gate-last) 및 게이트 퍼스트(gate-first) 접근법 모두 듀얼 채널 핀펫 장치의 제조 방법을 위하여 사용될 수 있다. 게이트 라스트 접근법은 게이트 퍼스트 접근법과 비교하여 소스/드레인 스트레서들이 더욱 효율적인 것이라는 이점을 갖는다.
도 4는 시놉시스로부터의 2차원 양자 기계 커플 포아종-슈뢰딩거 해석기(Poisson-Schrodinger solver) "Sentaurus Band Structure"을 사용하여 얻어진 시뮬레이션 결과들이다. 종래 기술의 실리콘 n-핀펫 장치들(다이아몬드) 및 본 개시의 실시예들에 따른 저머늄 n-핀펫 장치들(직사각형)을 위한 종방향 채널 스트레스의 함수로서, 충돌 전류(ballistic current)가 시뮬레이션되었다. 핀 높이는 30 nm이며, 핀 폭은 7 nm(도 4a)로부터 5 nm(도 4b)까지, 그리고 3 nm(도 4c)로 달라졌다. 모든 시뮬레이션들을 위하여 인가된 게이트 전압은 0.6 V이다. 양의 스트레스 값들은 인장 스트레스를 가리키며, 음의 스트레스 값들은 압축 스트레스이다. 모든 장치들은 0 V의 게이트 전압에서 100 nA/mm의 동일한 오프 전류를 갖는다.
실험 결과들은 본 개시에 따른 장치를 사용하여 전자 및 정공 이동도에서 현저한 상승(boost)을 나타낸다. 저머늄 채널 이동도는 종래 기술의 실리콘 채널 CMOS 장치들과 비교할 때 n-핀펫 및 p-핀펫 모두에 대하여 증가된다. 정공 이동도에 대하여, 59%의 증가가 측정된 반면, 전자 이동도에 대하여 38% 증가가 측정된다.
도 5 및 도 6은 추가적인 소스/드레인 스트레서가 없을 때(도 5) 및 추가적인 소스/드레인 스트레서가 있을 때(도 6)의 저머늄 전자 이동도 상승에 대한 시뮬레이션 결과들을 나타낸다. 도 5는 종래 기술의 CMOS 장치에서의 실리콘 계열의 NFET(좌측) 및 본 개시의 실시예들에 따른 저머늄계 CMOS 장치(우측)을 위한 전자 이동도(즉, n-핀펫을 위한)를 나타낸다. 실리콘계 CMOS 장치(좌측) 및 저머늄계 CMOS 장치(우측)은 10 nm n-핀펫 기술 노드(node)를 위한 75%의 저머늄 농도를 갖는 실리콘 저머늄 SRB층을 포함한다. 실리콘계 CMOS 장치(좌측)을 위한 채널 물질은 실리콘인 반면, 저머늄계 CMOS(우측)을 위한 채널 물질은 저머늄이다. S/D 스트레서는 사용되지 않는다. 종래 기술의 실리콘계 CMOS 장치와 비교할 때, 본 개시의 실시예들에 따른 저머늄계 CMOS 장치를 위하여 전자 이동도가 15% 향상된다.
도 6은 종래 기술의 실리콘계 CMOS 장치 및 본 개시의 실시예들에 따른 저머늄계 CMOS 장치를 위한 전자 이동도(즉, n-핀펫을 위한)를 나타낸다. 실리콘계 CMOS 장치(좌측) 및 저머늄계 CMOS 장치(우측)은 10 nm n-핀펫 기술 노드(node)를 위한 75%의 저머늄 농도를 갖는 SiGe SRB층을 포함한다. n-핀펫 장치는 65%의 SiGe 농도 및 20 nm의 리세스를 구비하는 리세스드 SiGe 소스/드레인 영역을 더 포함한다. 실리콘계 CMOS(좌측) 장치를 위한 채널 물질은 실리콘인 반면, 저머늄계 CMOS(우측)을 위한 채널 물질은 저머늄이다. 실리콘계 CMOS(도 6, 좌측)를 위하여, 전자 이동도는 소스/드레인 스트레서가 없는 실리콘계 CMOS 장치(도 5, 좌측)와 비교할 때 소스/드레인 스트레서를 추가함에 의해 약 9%만이 증가된다. 그러나, 저머늄계 CMOS 장치(도 6, 우측)에 리세스드 소스/드레인 영역을 추가함에 의해, 소스/드레인 스트레서가 없는 저머늄계 CMOS 장치(도 5, 우측)와 비교할 때 전자 이동도가 32% 증가된다. 소스/드레인 스트레서를 구비한 실리콘계 CMOS 장치(도 6, 좌측)의 전자 이동도를 소스/드레인 스트레서를 구비한 저머늄계 CMOS 장치(도 6, 우측)의 전자 이동도와 비교할 때, 저머늄 이동도 38% 증가가 측정된다. 따라서, 본 개시에 따른 저머늄계 CMOS 핀펫 장치의 스트레인된 저머늄은 종래 기술의 실리콘계 CMOS 핀펫의 스트레인된 실리콘보다 월등한 성능을 갖는다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 상의, 실리콘 저머늄(SiGe)을 포함하는 핀들(fins)의 패터닝된 스트레인 완화 버퍼층(strain-relaxed buffer layer);
    상기 패터닝된 스트레인 완화 버퍼층 상에 형성되며, n-채널 영역을 구비하는 n-핀펫(n-finFET) 및 p-채널 영역을 구비하는 p-핀펫(p-finFET)으로서, 상기 n-채널 영역 및 상기 p-채널 영역 모두 소자 분리 영역에 의해 서로 분리되고(isolated), 상기 n-채널 영역 및 상기 p-채널 영역 모두 저머늄(Ge)을 포함하며, 상기 채널 영역들 내의 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 높은 것을 특징으로 하는 상기 n-핀펫 및 상기 p-핀펫;
    실리콘 저머늄을 포함하는, 상기 n-핀펫을 위한 소스/드레인 영역들; 및
    저머늄을 포함하는, 상기 p-핀펫을 위한 소스/드레인 영역들을 포함하는 CMOS 장치(CMOS device).
  2. 제1항에 있어서,
    상기 스트레인 완화 버퍼층 내의 상기 저머늄 농도는 25% 내지 90%의 범위인 것을 특징으로 하는 CMOS 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 n-핀펫 및 상기 p-핀펫을 위한 상기 채널 영역들 내의 저머늄 농도는 90% 내지 100%의 범위인 것을 특징으로 하는 CMOS 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 n-핀펫은 리세스드 소스/드레인 영역들(recessed source/drain regions)을 구비하며, 상기 p-핀펫은 상승된 소스/드레인 영역들(raised source/drain regions)을 구비하는 것을 특징으로 하는 CMOS 장치.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 n-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 낮은 것을 특징으로 하는 CMOS 장치.
  6. 제5항에 있어서,
    상기 n-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 80% 이하인 것을 특징으로 하는 CMOS 장치.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 p-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 높은 것을 특징으로 하는 CMOS 장치.
  8. 제7항에 있어서,
    상기 p-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 35% 내지 100%의 범위인 것을 특징으로 하는 CMOS 장치.
  9. 제1항 내지 제8항 중 어느 하나의 항에 있어서,
    상기 p-채널 영역 및 상기 n-채널 영역은 동일한 물질을 포함하는 것을 특징으로 하는 CMOS 장치.
  10. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 실리콘 저머늄을 포함하는 핀들의 패터닝된 스트레인 완화 버퍼층을 제공하는 단계;
    상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들 상에, 소자 분리 영역에 의해 분리되는 n-핀펫 및 p-핀펫을 제공하는 단계로서, 상기 n-핀펫은 n-채널 영역을 구비하고, 상기 p-핀펫은 p-채널 영역을 구비하며, 상기 n-채널 영역 및 상기 p-채널 영역은 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 높은 농도를 갖는 저머늄을 포함하는, 상기 n-핀펫 및 상기 p-핀펫을 제공하는 단계;
    실리콘 저머늄을 포함하는, 상기 n-핀펫을 위한 소스/드레인 영역들을 제공하는 단계; 및
    저머늄을 포함하는, 상기 p-핀펫을 위한 소스/드레인 영역들을 제공하는 단계를 포함하는 CMOS 장치의 제조 방법.
  11. 제10항에 있어서,
    패터닝된 스트레인 완화 버퍼층을 제공하는 단계는,
    상기 반도체 기판 상에 상기 스트레인 완화 버퍼층을 제공하는 단계;
    상기 스트레인 완화 버퍼층을 패터닝하여 핀들을 형성하는 단계; 및
    상기 패터닝된 스트레인 완화 버퍼층 상에 유전층을 제공하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들 상에 n-핀펫 및 p-핀펫을 제공하는 단계는,
    상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들의 상측 부분(top part)을 리세스하여 감소된 깊이를 갖는 트렌치들(trenches)을 형성하는 단계;
    상기 감소된 깊이의 트렌치들 내의 상기 스트레인 완화 버퍼층 상에 상부층을 에피택셜 성장시켜 상기 n-핀펫의 상기 n-채널 및 상기 p-핀펫의 p-채널을 형성하는 단계; 및
    상기 유전층의 상측 부분을 제거하여 상기 n-채널 및 상기 p-채널을 노출하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치의 제조 방법.
  13. 제10항에 있어서,
    핀들의 패터닝된 스트레인 완화 버퍼층을 제공하는 단계는,
    상기 반도체 기판을 패터닝하여 소자 분리 영역들에 의해 서로 분리된 반도체 핀들을 형성하는 단계;
    상기 반도체 핀들의 상기 반도체 물질을 상기 소자 분리 영역들의 바닥 부분까지 아래로 리세스하여 상기 소자 분리 영역들 사이에 트렌치들을 형성하는 단계;
    상기 트렌치들의 부분 내에 상기 스트레인 완화 버퍼층을 에피택셜 성장시켜 핀들을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 패터닝된 스트레인 완화 버퍼층의 상기 핀들 상에 n-핀펫 및 p-핀펫을 제공하는 단계는,
    상기 트렌치들의 잔류 부분 내에 상기 에피택셜 성장한 스트레인 완화 버퍼층 상에 상부층을 에피택셜 성장시켜 상기 n-채널 및 상기 p-채널을 형성하는 단계;
    상기 유전층의 상측 부분을 제거하여 상기 n-채널 및 상기 p-채널을 노출하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 장치의 제조 방법.
  15. 제10항 내지 제14항 중 어느 하나의 항에 있어서,
    상기 스트레인 완화 버퍼층 내의 저머늄 농도는 25% 내지 90%의 범위인 것을 특징으로 하는 CMOS 장치의 제조 방법.
  16. 제10항 내지 제15항 중 어느 하나의 항에 있어서,
    상기 n-핀펫 소스/드레인 영역들을 제공하는 단계는 리세스드 소스/드레인 영역들을 제공하는 단계를 포함하며,
    상기 p-핀펫 소스/드레인 영역들을 제공하는 단계는 상승된 소스/드레인 영역들을 제공하는 단계를 포함하는 것을 특징으로 하는 CMOS 장치의 제조 방법.
  17. 제10항 내지 제16항 중 어느 하나의 항에 있어서,
    상기 n-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 낮고,
    상기 p-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 상기 스트레인 완화 버퍼층 내의 저머늄 농도보다 더 높은 것을 특징으로 하는 CMOS 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 n-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 35% 내지 100%의 범위이고,
    상기 p-핀펫 소스/드레인 영역들 내의 상기 저머늄 농도는 80%보다 작은 것을 특징으로 하는 CMOS 장치의 제조 방법.
  19. 제10항 내지 제17항 중 어느 하나의 항에 있어서,
    상기 n-채널 영역 및 상기 p-채널 영역은 동일한 물질로 구성되는 것을 특징으로 하는 CMOS 장치의 제조 방법.
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