KR980011871A - 샐리사이드(salicide) 공정을 이용한 반도체장치의 제조방법 - Google Patents

Abstract

샐리사이드 공정을 이용한 반도체장치의 제조방법에 대해 기재되어 있다. 이 방법은, 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계, 결과물 상에 절연물질을 증착한 후 이방성식각하여 게이트전극의 측벽에 스페이서를 형성하는 단계, 게이트전극 양측의 반도체기판에 소오스/드레인을 형성하는 단계, 소오서/드레인이 형성된 결과물 전면에 내화성금속을 증착하는 단계, 내화성금속의 표면을 열처리하여 실리사이드를 선택적으로 형성한 후, 미반응된 내화성금속을 제거하는 단계, 및 실리사이드가 선택적으로 형성된 결과물을 산화 분위기에서 열처리함으로써, 결과물의 표면에 산화물을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서, 샐리사이드 공정 진행 후 산화분위기에서 열처리를 실시하여 잔류하는 내화성금속 및/또는 실리사이드층의 표면을 산화시킴으로써, 게이트전극과 소오스/ 드레인 사이의 단락을 방지할 수 있으며, 게이트전극이 상부가 식각되어 콘택저항이 증가되는 문제를 방지할 수 있다.

Description

샐리사이드(salicide) 공정을 이용한 반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 샐리사이드 공정을 이용하여 게이트전극의 면저항 및 접합영역의 콘택저항을 줄일 수 있는 반도체장치의 제조방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라, 빠른 동작속도를 요구하는 소자가 계속적으로 개발되고 있다. 특히, 에스램(SRAM) 또는 논리 소자(Logic device) 등의 빠른 동작속도를 요구하는 소자에서는 게이트와 소오스/드레인의 면저항(sheet resistance)과 콘택저항을 낮추기 위하여, 비저항이 낮은 물질로서 금속과 실리콘의 열처리 화합물인 실리사이드(silicide) 물질을 사용하는 추세에 있다. 저저항을 위하여 실리사이드를 사용하는 공정 중에서도 사진식각 공정이 필요없는 샐리사이드(Self Aligned Silicide; salicide) 공정이 널리 사용되고 있다. 비저항이 낮은 실리사이드 물질로서 티타늄 실리사이드(TiSi₂)는 그 형성이 용이하고 비저항이 14 ∼ 17 정도로 낮기 때문에 주로 사용되고 있다.

도 1a 내지 도 1d는 종래의 샐리사이드 공정을 이용한 반도체장치의 제조방법을 설명하기 위하여 도시된 단면도들이다.

도 1a를 참조하면, 먼저 반도체기판(2)의 활성영역 상에 게이트절연막(4)을 게재한 폴리실리콘 게이트전극(6)을 형성한 후, 결과물 상에 절연물질을 증착한 후 이방성식각을 실시하여 상기 게이트전극의 측벽에 스페이서(8)를 형성한다. 이어서, 상기 스페이서(8) 및 게이트전극(6)을 이온주입 마스크로 사용하여 상기 반도체기판에 불순물이온을 주입함으로써 게이트전극 양측의 반도체기판(2)에 소오스/드레인(10)을 형성한다.

도 1b를 참조하면, 소오스/ 드레인이 형성된 결과물의 전표면에 티타늄(Ti) 또는 코발트(Co)와 같은 내화성 금속(12)을 증착한다.

도 1c를 참조하면, 상기 내화성 금속(12)의 표면을 열처리하여 티타늄실리사이드(TiSi₂) 또는 코발트실리사이드(CoSi₂)와 같은 내화성 금속 실리사이드(12a)를 형성한다. 이 때, 실리콘(Si) 성분이 있는 곳에서만 실리사이드가 형성되므로, 소오스/ 드레인(10)의 상부와 폴리실리콘으로 이루어진 게이트전극(6)의 상부에서만 실리사이드(12a)가 형성된다. 따라서, 미반응된 티타늄 또는 코발트를 제거하면 게이트전극과 소오스/ 드레인 상부에만 실리사이드가 형성되므로, 추가의 사진식각 공정없이 원하는 곳에서만 샐리사이드를 형성할 수 있다.

도 1d를 참조하면, 결과물 상에 평탄화된 층간절연막(14)을 형성한 후, 사진식각 공정을 실시하여 상기 층간 절연막에 게이트전극 또는 소오스/ 드레인과 상부 도전층을 접속시키기 위한 콘택홀을 형성하고, 이후의 공정을 통상의 방법으로 진행한다.

상기한 종래의 방법에 따르면, 콘택홀을 형성하기 위한 식각공정에서 게이트전극에 의한 단차 때문에 게이트 전극의 상부가 식각되어 콘택저항이 증가되는 문제가 발생된다. 또한, 도 1c의 공정에서 미반응된 내화성금속을 제거하는 공정은 습식식각에 의해 진행되는데, 미반응된 내화성금속이 완전히 제거되지 못하고 스페이서 상부에 존재하게 되어 게이트와 소오스/ 드레인간의 단락을 유발한다.

본 발명이 이루고자 하는 기술적 과제는, 게이트와 소오스/ 드레인 사이의 단락을 방지하고, 콘택홀 형성시 식각선택비를 향상시켜 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.

제1a도 내지 제1d도는 종래의 샐리사이드 공정을 설명하기 위하여 도시된 단면도들이다.

제2a도 내지 제2e도는 본 발명에 따른 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

상기 과제를 이루기 위하여 본 발명에 따른 반도체장치의 제조방법은, 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계; 결과물 상에 절연물질을 증착한 후 이방성식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트전극 양측의 반도체기판에 소오스/ 드레인을 형성하는 단계; 소오스/ 드레인이 형성된 결과물 전면에 내화성금속을 제거하는 단계; 및 실리사이드가 선택적으로 형성된 결과물을 산화 분위기에서 열처리함으로써, 결과물의 표면에 산화물을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 열처리하는 단계 후에, 결과물 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계; 및 콘택홀 부위의 상기 산화물을 제거하는 단계를 더 구비하는 것이 바람직하다. 본 발명에 따르면, 샐리사이드 공정 진행 후 산화분위기에서 열처리를 실시하여 잔류하는 내화성금속 및/또는 실리사이드층의 표면을 산화시킴으로써, 게이트전극과 소오스/ 드레인 사이의 단락을 방지할 수 있으며, 게이트전극이 상부가 식각되어 콘택저항이 증가되는 문제를 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 2a 내지 도 2e는 본 발명에 따른 샐리사이드 공정을 이용한 반도체장치의 제조방법의 일 실시예를 설명하기 위한 단면도들이다.

도 2a를 참조하면, 먼저 반도체기판(22)의 비활성영역에 통상의 소자분리 공정을 적용하여 소자분리막(도시되지 않음)을 형성한 후, 활성영역의 반도체기판 상에 게이트절연막(24)을 개재한 폴리실리콘 게이트전극(26)을 형성한다. 이어서, 결과물 상에 실리콘산화막 또는 실리콘질화막과 같은 절연물질을 증착한 후 이방성식각을 실시하여 상기 게이트전극의 측벽에 스페이서(28)를 형성한다.

다음에, 상기 스페이서 및 게이트전극을 이온주입 마스크로 사용하여 반도체기판에 불순물이온을 주입함으로써 게이트전극 양측에 소오스/ 드레인(30)을 형성한다.

도 2b를 참조하면, 소오스/ 드레인이 형성된 결과물의 전 표면에 티타늄(Ti) 또는 코발트(Co)와 같은 내화성금속(32)을 300 ∼ 400Å 정도의 두께로 증착한다.

도 2c를 참조하면, 고온의 퍼니스(furnace) 또는 급속열처리(Rapid Thermal Process; RTP) 장치를 사용하여 상기 내화성 금속의 표면을 열처리함으로써, 티타늄 실리사이드(TiSi₂) 또는 코발트 실리사이드(CoSi₂)와 같은 내화성 금속의 실리사이드(32a)를 형성한 후, 미반응된 티타늄 또는 코발트를 제거하면 게이트전극과 소오스/ 드레인의 상부에만 선택적으로 실리사이드가 형성된다.

도 2d를 참조하면, 상기 결과물을 산소(O₂), 수증기(H₂O), 산소(O₂)/ 질소(N₂)를 포함하는 고온의 산화분위기에 노출시키면, 도시된 바와 같이 미반응된 내화성금속(도 2c의 32)과 실리사이드층(32a)의 표면의 표면이 산화되어 산화티타늄(TiO₂)와 같은 내화성 금속의 산화물(34)이 형성된다.

이 때, 스페이서가 형성되어 있는 부위에 잔류하던 내화성 금속의 잔류물도 산화되어 TiO₂/SiO₂가 형성된다. 따라서, 스페이서(28) 위에 내화성금속 잔류물이 남아 있다 하더라도, TiO₂/ SiO₂에 의해 게이트전극(26)과 소오스/ 드레인(30) 사이의 단락을 방지할 수 있다.

도 2e를 참조하면, 결과물 상에 평탄화된 층간절연막(36)을 형성한 후, 사진식각 공정을 실시하여 상기 층간 절연막에 게이트전극 또는 소오스/ 드레인과 상부 도전층을 접속시키기 위한 콘택홀을 형성한다. 상기 콘택홀을 형성하기 위한 식각공정시 상기 게이트전극 상부에는 실리콘산화막에 대해 식각 선택비를 갖는 TiO₂가 형성되어 있기 때문에, 종래와 같이 게이트전극의 상부가 시작되는 문제가 발생하지 않는다.

상기 콘택홀을 형성하기 위한 층간절연막 식각을 끝낸 후 습식식각을 이용하여 TiO₂를 제거하면, 최종적인 콘택홀을 형성할 수 있다.

상술한 본 발명에 의한 반도체장치의 제조방법에 따르면, 샐리사이드 공정 진행 후 산화분위기에서 열처리를 실시함으로써 잔류하는 내화성금속 및/또는 실리사이드층의 표면을 산화시킨다. 따라서, 게이트전극과 소오스/ 드레인 사이의 단락을 방지할 수 있으며, 게이트 전극이 상부가 식각되어 콘택저항이 증가되는 문제를 방지할 수 있다.

Claims (2)

1. 반도체기판 상에 게이트절연막을 개재한 게이트전극을 형성하는 단계; 결과물 상에 절연물질을 증착한 후 이방성식각하여 상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 게이트전극 양측의 반도체기판에 소오스/ 드레인을 형성하는 단계; 소오스/ 드레인이 형성된 결과물 전면에 내화성금속을 증착하는 단계; 상기 내화성금속의 표면을 열처리하여 실리사이드를 선택적으로 형성한 후, 미반응된 내화성금속을 제거하는 단계; 및 실리사이드가 선택적으로 형성된 결과물을 산화 분위기에서 열처리함으로써, 결과물의 표면에 산화물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 열처리하는 단계 후에, 결과물 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 부분적으로 식각하여 콘택홀을 형성하는 단계; 및 콘택홀 부위의 상기 산화물을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임