JPH0969496A - 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法 - Google Patents

集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法

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JPH0969496A
JPH0969496A JP8110978A JP11097896A JPH0969496A JP H0969496 A JPH0969496 A JP H0969496A JP 8110978 A JP8110978 A JP 8110978A JP 11097896 A JP11097896 A JP 11097896A JP H0969496 A JPH0969496 A JP H0969496A
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doped
layer
tungsten silicide
undoped
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ベイングラス イスラエル
Ramanujapuram A Srinivas
エー． スリニバス ラマヌジャプラム
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Abstract

(57)【要約】 （修正有） 【課題】 ステップカバレージが改善され、タングステ
ンリッチではないポリシリコン／珪化タングステン（Ｗ
ＳｉX ）のコンポジット及びこれを製造する方法。 【解決手段】 半導体基板上の集積回路構造体上にポリ
シリコンのドープ層と、この上にノンドープのポリシリ
コンのキャップ層を堆積する。そして、珪化タングステ
ンの層がポリシリコンキャップ層の上に形成されるが、
ここでは、ＷＦ６等のタングステンのガス状ソースと、
珪素ソースとしてジクロロシランを用い、タングステン
リッチでない珪化タングステンを形成する。構造体をア
ニールしてノンドープの層の下にあるドープポリシリコ
ン層のドーパントをノンドープのポリシリコン層へ移動
させてノンドープのポリシリコンキャップ層をドープし
てもよい。アニールは、集積回路構造体の処理をその後
行う工程の一部としてインシチュウ(in situ )に遂行さ
れることが好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路構造体の
分野に関する。特に、本発明は、集積回路構造体の上に
形成される改良されたポリシリコン／珪化タングステン
のタングステン層コンポジット（複合体）及びその製造
方法に関する。
【０００２】
【従来の技術】ポリシリコン(polysilicon)の上に形成
された珪化タングステン(tungsten silicide)の層を用
いることは、集積回路構造体の形成の分野では周知であ
る。従来は、ポリシリコンの堆積のステップと珪化タン
グステンの堆積のステップとはそれぞれ、別のチャンバ
にて行われ、これらを行う間に、真空ではない環境下で
幾つかのステップが行われる。しかし最近では、ポリシ
リコンの堆積と珪化タングステンの堆積は、マルチ真空
チャンバ装置の中で行われており、そこでは、基板は真
空下で、ポリシリコン堆積チャンバから珪化タングステ
ンへと移動する。このような手順は、Beinglass and Ch
ang による " Electronics Engineering" 誌の１９９４
年３月号、１０８〜１０９頁及び１１２〜１１３頁の"
IntegratingPolysilicon and Tungsten Silicide Depos
ition "に説明されている。この論文には、一方の真空
堆積チャンバ内で半導体基板上にポリシリコン層を適切
に堆積した後、引続いて、ポリシリコン層の上に珪化タ
ングステンを堆積させる工程を、これら２つの堆積工程
の間にコーティング済みの基板を雰囲気中に暴露させず
に行うために、ポリシリコンのコーティングが済んだ基
板を中間移送チャンバを介して同じ装置の第２の真空堆
積チャンバへと移送する工程が記載されている。
【０００３】上掲の論文に記載されているプロセスで
は、タングステンソースとしてＷＦ6ガスを用い、珪素
ソースとしてシランガス（ＳｉＨ4 ）を用いて、珪化タ
ングステン（ＷＳｉx ）の層の堆積が遂行された。しか
し、堆積後の珪化タングステンにおいてステップカバレ
ージを改善したい場合や弗素含有量を低減したい場合等
の特定の用途に対しては、珪化タングステンの形成にお
けるシランの使用には、珪素ソースとしてのジクロロシ
ラン（ＤＣＳ）の使用が好ましい。ここで用いる「ステ
ップカバレージの改善」とは、バイア又はコンタクト開
口内のポリシリコン層の上にある珪化タングステンの部
分が、バイア又はコンタクト開口のアスペクト比が２：
１の場合に、基板のその他の部分の上にある珪化タング
ステン層の厚さの５０％を越える厚さを有することをい
う。即ち、図１に示されるように、例えば集積回路構造
体２の上に形成されたバイア４内のポリシリコン層７の
上の珪化タングステン層８の厚さ「Ｘ」が、層６の表面
上のポリシリコン層７の上の珪化タングステン層８の厚
さ「Ｙ」の５０％を越えるということである。ここで用
いる、「弗素含有量の低減」とは、弗素濃度が１０18弗
素原子／ｃｍ3 であるということである。
【０００４】
【発明が解決しようとする課題】しかし、ＷＳｉX の堆
積の前にポリシリコン堆積面が洗浄されない場合にマル
チチャンバ真空システムでＤＣＳを用いて珪化タングス
テンを形成すれば、別の問題が生じ、即ち、その下のド
ープポリシリコン層が、ＤＣＳが珪素ソースの場合のタ
ングステンリッチな珪化タングステン層が堆積するため
の核化層として作用するようである。ドープ層(doped l
ayer )の代りにポリシリコンのノンドープ層(undoped l
ayer )で置き換えれば、この問題は生じなくなる。ここ
で用いられている「タングステンリッチな珪化タングス
テン」は、層のタングステン対珪素の比が均一ではな
く、その下のシリコン層に隣接する部分の方が珪化タン
グステン層のタングステン対珪素の比が高くなっている
ような場合を意味し、即ち、このために応力が高くなり
得る事を意味している。典型的には、「タングステンリ
ッチな珪化タングステン」は、珪化タングステン／ポリ
シリコンの界面でのタングステン対珪素の比が＞１：
２．１、即ち、珪素原子２．１原子に対してタングステ
ン１原子以上ということであり、式ＷＳｉX を有する通
常のタングステン：珪素の比が、Ｘが珪化タングステン
層のいたるところで約２．１〜２．９の範囲にあるとい
うことである。
【０００５】ノンドープのポリシリコン層をドープ層の
代りに集積回路構造体の上に形成し、珪化タングステン
層の堆積の後に続いて注入（インプランテーション）の
ステップを行いノンドープのポリシリコン層にドープを
行うことも可能ではあるが、この注入のステップは時に
は集積回路構造体のその他の部分と適合しないことがあ
り、また、技術的に実現可能であっても経済的ではない
ことがある。
【０００６】従って、珪素ソースとしてＤＣＳを用い
て、堆積にＤＣＳを使用することによって生じる従来技
術の問題を防止し、また、その後注入のステップにより
ノンドープのポリシリコン層をドープする必要を排除し
て、ポリシリコンの上に珪化タングステンを形成できる
ような、構造体及び方法を提供できれば望ましい。
【０００７】
【課題を解決するための手段】本発明は、半導体ウエハ
の集積回路構造体の上に形成された、改良されたポリシ
リコン／珪化タングステン（ＷＳｉX ）のコンポジット
（複合体）を備え、ステップカバレージが改善されるこ
と及びＷＳｉX のタングステン：珪素の比がタングステ
ンリッチではないことを特徴とするものであり、並びに
本発明はこれを製造する方法を備える。本発明に従い、
半導体基板上に予め形成された集積回路構造体の上にポ
リシリコンのドープ層を形成した後、このドープポリシ
リコン層の上にノンドープのポリシリコンのキャップ層
が堆積される。そして、所望の珪化タングステンの層が
ポリシリコンキャップ層の上に形成されるが、ここで
は、ＷＦ６等のタングステンのガス状ソースを用い、ま
た、珪素ソースとしてジクロロシランを用い、従来技術
の不利な特徴であったタングステンリッチな珪化タング
ステンが形成されることがなくなる。そして、珪化タン
グステン層の形成の後、構造体をアニールしてノンドー
プの層の下にあるドープポリシリコン層に存在するドー
パントをノンドープのポリシリコン層へ移動させること
により、ノンドープのポリシリコンキャップ層をドープ
してもよい。このアニールは、別にアニールのステップ
を設けて行ってもよいが、基板上に形成されるべき集積
回路構造体の処理をその後行う工程の一部としてインシ
チュウ(in situ )に遂行されることが好ましく、例え
ば、次の構造体のグラスプラナリゼーションの間に実施
されるフロー又はリフローのステップの最中に行う等で
ある。
【０００８】
【発明の実施の形態】本発明は、半導体基板上の集積回
路構造体の上に形成されたポリシリコンのドープ層と、
このドープポリシリコン層の上の珪化タングステン層と
の改良されたコンポジットを備える。この珪化タングス
テン層は、珪素ソースとしてＤＣＳを用いて形成され、
珪化タングステン層による良好なステップカバレージを
与えるものである。また、本発明は、この構造体を作成
する方法を備える。
【０００９】図２に示されるように、集積回路構造体２
の上には、ドープポリシリコン層１０が形成されてい
る。集積回路構造体２は、半導体基板を備えており、こ
の半導体基板上に、アクティブ及び／又はパッシブデバ
イスのなんらかの結合体が既に形成されており、また、
この上には、ポリシリコン１０が形成されて、その下の
集積回路構造体との接点及び／又はインターコネクトを
与え、そしてこれはドープされて伝導率を上昇させる。
ドープポリシリコン層１０は、単一のホモジニアスなド
ープポリシリコン層を備えていてもよく、または、Bein
glass の米国特許第５,１４１,８９２号に記載されてい
るように、ドープ層とノンドープ層が交互に配置される
コンポジット又はサンドイッチ体であってもよい。しか
し、ドープ層１０がこのようなコンポジットを備えてい
る場合でも、このコンポジットの最上層又は頂部層はド
ープ層を備えている必要があり、何故なら、以下に説明
する如く、ドープポリシリコン層は当然に、ノンドープ
のポリシリコン層が自身の上に形成されることになるド
ープポリシリコン層を備えているからである。ドープポ
リシリコン層１０は、例えば、ドーパントガスを用いた
化学気相堆積（ＣＶＤ）法による等、既知の方法によっ
て、集積回路構造体１０の上に形成されてもよい。
【００１０】図３に示されるように、本発明に従い、そ
の後、ドープシリコン層（又はコンポジット）１０の上
にポリシリコンのノンドープ層２０が堆積される。ノン
ドープポリシリコン層２０は、ドープポリシリコン層１
０の場合と同様に、ＣＶＤ等による等のいずれかの方法
によって形成されてもよい。
【００１１】ノンドープポリシリコン層２０の堆積に用
いられる温度は通常約５３０℃〜約７００℃の範囲内に
あるので、ノンドープポリシリコン層２０の形成中にド
ーパントがこの下のドープポリシリコン層からノンドー
プポリシリコン層２０の中へと移動することを防止する
ため、ノンドープポリシリコン層２０は、少なくとも約
１００オングストローム、好ましくは少なくとも約３０
０オングストロームの最低厚さを有しているべきであ
る。しかし、この最低厚さは、下にあるドープポリシリ
コン層１０内のドーパントの濃度によって変化するだろ
う。例えば、下にあるドープポリシリコン層１０がＮ＋
ドーパントを約５ｘ１０20atoms／cm3の濃度で有してい
る場合は、ノンドープポリシリコン層２０の厚さは少な
くとも約３００オングストロームとするべきである。
【００１２】ノンドープポリシリコン層２０の最大厚さ
に関しては、その後のアニール工程中にドープ層１０か
らドーパントがノンドープ層２０へと充分な量拡散する
ことが困難になるような厚さを越えるべきではないとい
う点を除いて、さほど重要な考慮すべき点はない。しか
し、通常は、これらのポリシリコン層はできるだけ薄く
形成した方が望ましいので、おそらく、ノンドープポリ
シリコン層２０の最大厚さは、その後の下のドープポリ
シリコン層１０からの拡散ドーピングが不可能となるよ
うな厚さを越えることはないであろう。いずれにせよ、
ノンドープポリシリコン層２０の厚さを１５００オング
ストローム以下、好ましくは１０００オングストローム
以下に維持することにより、前記の問題は防止されるだ
ろう。
【００１３】ドープポリシリコン層１０の上にノンドー
プポリシリコン層２０を形成した後、コーティングが済
んだ集積回路構造体２をポリシリコン堆積チャンバない
しステーションから取り出して、ポリシリコンのコーテ
ィングが済んだ構造体２に真空を維持しながら、即ちポ
リシリコン層２０表面を酸化性媒体に暴露することな
く、同じ真空システムの中の別の堆積チャンバや別のス
テーションへ移送してもよい。
【００１４】図４に示されるように、珪化タングステン
堆積チャンバの中に、ＷＦ6 等のタングステン含有ガス
とジクロロシラン（ＤＣＳ）との混合物を流すことによ
り、ノンドープポリシリコン層２０の上に、珪化タング
ステン（ＷＳｉX ）の層３０が堆積される。珪化タング
ステン層３０は、従来からの珪化タングステンＣＶＤ処
理の条件によって形成されるが、ここでは、ポリシリコ
ン層の上に形成された珪化タングステン層のステップカ
バレージを向上するために従来からの珪素のシランソー
スの代りにＤＣＳを用いる点が従来とは異なっている。
例えば、温度が約５００℃〜約６００℃、圧力が約５０
０ミリトール〜約２トールの範囲で、約１００〜２００
standard cubic centimeters per minute（ｓｃｃｍ）
のＤＣＳと約５〜１５ｓｃｃｍのＷＦ6 との混合ガス
を、アルゴン等のキャリアガスと共に、一定の容量例え
ば約３〜１２リットルの容量をもつような真空チャンバ
の中へ流入させて、下のノンドープポリシリコン層２０
の上に所望のＷＳｉX 層を形成してもよい。
【００１５】下にあるポリシリコン層２０がドープされ
ていないため、以前には（下にあるポリシリコン層がド
ープされている場合に）見られていたタングステンリッ
チな珪化タングステンの堆積が生じなくなり、代って、
タングステンと珪素の化学量論比が式ＷＳｉX において
Ｘ＝２．１〜Ｘ＝２．９の範囲となるような珪化タング
ステンが堆積される。
【００１６】タングステンリッチではない珪化タングス
テン層３０が形成された後、次に行われる工程で少なく
とも約７５０℃を越える熱に約３０分間以上構造体を暴
露する間に、下にあるドープポリシリコン層１０からド
ーパントが拡散してノンドープポリシリコン層がドープ
される。例えば、これは、次に堆積されたプラナリゼー
ショングラスを続いて加熱している間に生じさせてもよ
く、また、下にあるソース／ドレイン領域をアニールす
る間に生じさせてもよい。
【００１７】いずれにせよ、このようなアニールが行わ
れて下のドープポリシリコン層１０からのドーパントの
拡散が生じた後、ノンドープポリシリコン層２０は、ポ
リシリコン層１０と一体化して、図５に示されるよう
に、単一の（ホモジニアスな）ドープポリシリコン層５
０が珪化タングステン層３０の下に形成される。従っ
て、図５に示される最終構造は、珪化タングステンの形
成にシランが用いられた場合と同じ材料（即ち、ドープ
ポリシリコンの上にＷＳｉX が形成されている）を有し
ているが、弗素はほとんど含まれず、また、ＤＣＳを珪
素ソースとして用いることでステップカバレージが向上
しており、また、ドープポリシリコン層の上の珪化タン
グステンの形成においてＤＣＳを用いた場合の以前の特
徴であった従来技術におけるタングステンリッチな珪化
タングステン層は形成されない。
【００１８】
【実施例】本発明について、以下に更に例示する。半導
体ウエハ上に形成された集積回路構造体の上に予め堆積
されたリンドープポリシリコン層の上に、ＣＶＤにより
３００オングストロームのノンドープポリシリコン層が
形成された。ノンドープポリシリコン層の形成に続い
て、ポリシリコン堆積チャンバから構造体を取り出し
て、真空の下、珪化タングステン堆積チャンバへと移送
した。そして、チャンバの圧力を１０００ミリトール、
ウエハを約５５０℃の温度に保ちつつ、ＷＦ6 ガス３．
５ｓｃｃｍとジクロロシラン１７５ｓｃｃｍを真空チャ
ンバへと流すことにより、ノンドープポリシリコン層の
上に１５００オングストロームの珪化タングステン層が
堆積された。約３．５分後、ガスの流れを遮断して、チ
ャンバからコーティングの済んだウエハを取り出した。
比較例として、ドープシリコン層を同様に備えるがこの
上にはノンドープポリシリコン層は形成されていない第
２のウエハに対して、同一の珪化タングステンの堆積が
行われ、即ち両方の場合において珪素ソースとしてＤＣ
Ｓを用いて堆積が行われた。
【００１９】そして、ラザフォードバックスキャッタリ
ング法(Rutherford Backscattering)（ＲＢＳ）によ
り、それぞれのウエハ上に堆積された珪化タングステン
層を評価して、珪化タングステン層のタングステン対珪
素の比を求めた。本発明に従ってノンドープのポリシリ
コンキャップ層の上に形成された珪化タングステン層を
有するウエハは、表１及び図６のグラフに示されるよう
に、珪化タングステン／ポリシリコンの界面においてタ
ングステン対珪素の比が１：２．３であることが判明し
た。対称的に、ドープポリシリコン層の上に目的の珪化
タングステン層を堆積した比較例のウエハは、表２及び
図７のグラフに示されるように、タングステン対珪素の
比が１：１．１であることが判明した。
【００２０】
【表１】
【００２１】
【表２】
【００２２】両方の場合で、ステップカバレージは類似
しており、即ち、ＤＣＳで形成された珪化タングステン
の特徴である改善されたステップカバレージを備えてい
た。両者の珪化タングステン膜の弗素含有量は、２次イ
オン質量分析装置（ＳＩＭＳ）によって測定されたが、
低く、即ち、ＤＣＳで形成された珪化タングステンの特
徴である低減された弗素含有量を備えている。
【００２３】
【発明の効果】以上詳細に説明したように、本発明は、
半導体ウエハ上の集積回路構造体の上に形成された、ポ
リシリコン／珪化タングステン（ＷＳｉX ）の改良され
たコンポジットを提供し、また、ステップカバレージが
改善されること及びＷＳｉX のタングステン：珪素の比
がタングステンリッチではないことを特徴とするもので
あり、並びに本発明はこれを製造する方法を備える。こ
こでは、下にあるドープポリシリコン層の上の珪化タン
グステン層は、珪素ソースとしてシランを用いて形成し
た珪化タングステン層のタングステン：珪素の比を有し
つつも、珪素ソースとしてジクロロシランを用い形成さ
れた珪化タングステン層の特徴である、低弗素含有量並
びに良好なポリシリコン層上のステップカバレージを有
している。
【図面の簡単な説明】
【図１】バイア又はコンタクト開口を有する集積回路構
造体の部分的な断面図であり、集積回路構造体及びこの
バイアの上には珪化タングステンの層があり、バイアの
上に形成された珪化タングステンの厚さと集積回路構造
体のその他の部分の厚さとを比較するための図である。
【図２】ポリシリコンのドープ層を有する集積回路構造
体の部分的な断面図である。
【図３】図２の構造体のポリシリコンのドープ層の上に
更にノンドープのキャップ層を有する集積回路構造体の
部分的な断面図である。
【図４】図２の構造体のノンドープのポリシリコン層の
上に更に珪化タングステン層を有する集積回路構造体の
部分的な断面図である。
【図５】ポリシリコン層のドーパントがノンドープのポ
リシリコン層へ拡散し、これら２つの層が、例示される
ような単一のホモジニアスなドープポリシリコン層とな
るようなアニール温度を、図４の構造体が受けた後の構
造体の部分的な断面図である。
【図６】本発明に従って形成された珪化タングステン層
の深さに対する、タングステンと珪化物のそれぞれの濃
度を表すＲＢＳプロットのグラフである。
【図７】従来技術に従ってドープポリシリコン層の上に
形成された珪化タングステン層の深さに対する、タング
ステンと珪化物のそれぞれの濃度を表すＲＢＳプロット
のグラフである。
【図８】本発明のプロセスを例示するフローシートであ
る。
【符号の説明】
２…集積回路構造体、７…ポリシリコン層、８…珪化タ
ングステン層、１０…ドープポリシリコン層、２０…ノ
ンドープポリシリコン層、３０…珪化タングステン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラマヌジャプラム エー． スリニバス アメリカ合衆国， カリフォルニア州 95120， サン ノゼ， マウント ホー リー ドライヴ 6609

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 集積回路構造体であって、 ａ）ドープされているドープ表面部分を少なくとも有す
    る第１のポリシリコン層と、 ｂ）前記第１のポリシリコン層の前記ドープ表面の上に
    形成された、ノンドープの第２のポリシリコン層と ｃ）タングステン含有ガスとジクロロシランとの反応に
    より、前記ノンドープの第２のポリシリコン層の上に形
    成された珪化タングステン層とを備える集積回路構造
    体。
  2. 【請求項２】 下にある前記第１のポリシリコン層の前
    記ドープ表面からドーパントが前記ノンドープの第２の
    ポリシリコン層へ拡散して前記の反応によって前記ノン
    ドープの第２のポリシリコン層の上に前記珪化タングス
    テンを形成するステップを妨げること、を防止するに充
    分な最低厚さを、前記ノンドープの第２のポリシリコン
    層が有する請求項１に記載の集積回路構造体。
  3. 【請求項３】 前記ノンドープの第２のポリシリコン層
    が、少なくとも約１００オングストロームの最低厚さを
    有する請求項１に記載の集積回路構造体。
  4. 【請求項４】 前記ノンドープの第２のポリシリコン層
    が、少なくとも約３００オングストロームの最低厚さを
    有する請求項３に記載の集積回路構造体。
  5. 【請求項５】 後に少なくとも約７５０℃の高温に少な
    くとも約３０分間暴露されたときに、下にある前記第１
    のポリシリコン層の前記ドープ表面からの拡散によって
    前記ノンドープの第２のポリシリコン層がドープされる
    ことが防止されるには不足する最大厚さを、前記ノンド
    ープの第２のポリシリコン層が有する請求項１に記載の
    集積回路構造体。
  6. 【請求項６】 前記ノンドープの第２のポリシリコン
    が、約１５００オングストローム以下の最大厚さを有す
    る請求項３に記載の集積回路構造体。
  7. 【請求項７】 前記ノンドープの第２のポリシリコン
    が、約１０００オングストローム以下の最大厚さを有す
    る請求項６に記載の集積回路構造体。
  8. 【請求項８】 前記珪化タングステン層が、該珪化タン
    グステン層のいたるところで均一な、タングステン対珪
    素の比を有する請求項１に記載の集積回路構造体。
  9. 【請求項９】 前記珪化タングステン層が、約１：２．
    １〜約１：２．９の範囲のタングステン対珪素の比を有
    する請求項１に記載の集積回路構造体。
  10. 【請求項１０】 前記第１のポリシリコン層の前記ドー
    プ面に在るドーパントが前記ノンドープの第２のポリシ
    リコン層へと拡散するに充分な温度に、前記構造体がさ
    らされる請求項１に記載の集積回路構造体。
  11. 【請求項１１】 集積回路構造体であって、 ａ）ドープされている第１のポリシリコン層と、 ｂ）前記ドープの第１のポリシリコン層の上に予め形成
    された、後にドープされることになるノンドープの第２
    のポリシリコン層の上に、タングステン含有ガスとジク
    ロロシランとの反応により予め形成された、珪化タング
    ステン層と、を備え、前記珪化タングステン層が、該珪
    化タングステン層のいたるところで均一な、タングステ
    ン対珪素の比を有することを特徴とする、集積回路構造
    体。
  12. 【請求項１２】 集積回路構造体であって、 ａ）ドープされている第１のポリシリコン層と、 ｂ）前記ドープの第１のポリシリコン層の上に予め形成
    された、後にドープされることになるノンドープの第２
    のポリシリコン層の上に、タングステン含有ガスとジク
    ロロシランとの反応により予め形成された、珪化タング
    ステン層と、を備え、前記珪化タングステン層が、約
    １：２．１〜約１：２．９の範囲のタングステン対珪素
    の比を有すること並びに下にある平らではない地形の上
    に改善されたステップカバレージを有することを特徴と
    する、集積回路構造体。
  13. 【請求項１３】 集積回路構造体であって、 ａ）ドープされているドープ表面部分を少なくとも有す
    る第１のポリシリコン層と、 ｂ）前記第１のポリシリコン層の前記ドープ表面の上に
    形成された、ノンドープの第２のポリシリコン層と ｃ）タングステン含有ガスとジクロロシランとの反応に
    より、前記ノンドープの第２のポリシリコン層の上に形
    成された、式ＷＳｉX を有しＸは約２．１〜約２．９の
    範囲の中にある珪化タングステン層とを備え、前記珪化
    タングステン層が、珪素ソースとしてシランを用いて形
    成された珪化タングステンに比べて改善されたステップ
    カバレージを、下にある平らではない地形の上に有する
    ことを特徴とする、集積回路構造体。
  14. 【請求項１４】 ポリシリコン層の上に形成された珪化
    タングステンを備える半導体基板上で集積回路構造体を
    製造する方法であって、 ａ）ドープされているドープ表面部分を少なくとも有す
    る第１のポリシリコン層を、前記半導体基板の上に形成
    するステップと、 ｂ）前記第１のポリシリコン層の前記ドープ表面の上に
    ノンドープの第２のポリシリコン層を形成するステップ
    と、 ｃ）タングステン含有ガスとジクロロシランとの反応に
    より、前記ノンドープの第２のポリシリコン層の上に珪
    化タングステン層を形成するステップとを有する方法。
  15. 【請求項１５】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、下にある前記第
    １のポリシリコン層の前記ドープ表面からドーパントが
    前記ノンドープの第２のポリシリコン層へ拡散して前記
    ノンドープの第２のポリシリコン層の上に前記珪化タン
    グステンを形成する前記ステップｃ）を妨げること、を
    防止するに充分な厚さの前記ノンドープのポリシリコン
    層を形成する工程を有する請求項１４に記載の方法。
  16. 【請求項１６】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、前記第１のポリ
    シリコン層の前記ドープ表面の上に、前記ノンドープの
    ポリシリコンを少なくとも約１００オングストローム形
    成する請求項１４に記載の方法。
  17. 【請求項１７】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、前記第１のポリ
    シリコン層の前記ドープ表面の上に、前記ノンドープの
    ポリシリコンを少なくとも約３００オングストローム形
    成する請求項１６に記載の方法。
  18. 【請求項１８】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、後に少なくとも
    約７５０℃の高温に少なくとも約３０分間暴露されたと
    きに、下にある前記第１のポリシリコン層の前記ドープ
    表面からの拡散によって前記ノンドープの第２のポリシ
    リコン層がドープされることが防止されるには不足する
    厚さの前記ノンドープの第２の層を形成する工程を有す
    る請求項１４に記載の方法。
  19. 【請求項１９】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、前記第１のポリ
    シリコン層の前記ドープ表面の上に約１５００オングス
    トローム以下の前記ノンドープポリシリコンを形成する
    工程を有する請求項１６に記載の方法。
  20. 【請求項２０】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、前記第１のポリ
    シリコン層の前記ドープ表面の上に約１０００オングス
    トローム以下の前記ノンドープポリシリコンを形成する
    工程を有する請求項１９に記載の方法。
  21. 【請求項２１】 前記珪化タングステン層を形成する前
    記ステップｃ）が更に、該珪化タングステン層のいたる
    ところで均一な、タングステン対珪素の比を有する珪化
    タングステン層を形成する工程を有する請求項１４に記
    載の方法。
  22. 【請求項２２】 前記珪化タングステン層を形成する前
    記ステップｃ）が更に、約１：２．１〜約１：２．９の
    範囲のタングステン対珪素の比を有する珪化タングステ
    ンを形成する工程を有する請求項１４に記載の方法。
  23. 【請求項２３】 前記方法が更に、続いて、前記第１の
    ポリシリコン層の前記ドープ面に在るドーパントが前記
    ノンドープの第２のポリシリコン層へと拡散するに充分
    な温度に、前記構造体をさらすステップ、を有する請求
    項１４に記載の方法。
  24. 【請求項２４】 珪化タングステン層のいたるところで
    均一な、タングステン対珪素の比を有すること並びに下
    にある平らではない地形の上に改善されたステップカバ
    レージを有することを特徴とする珪化タングステンを備
    える半導体基板上の集積回路構造体を製造する方法であ
    って、 ａ）ドープされているドープ表面部分を少なくとも有す
    る第１のポリシリコン層を、前記半導体基板の上に形成
    するステップと、 ｂ）前記第１のポリシリコン層の前記ドープ表面の上に
    ノンドープの第２のポリシリコン層を形成するステップ
    と、 ｃ）タングステン含有ガスとジクロロシランとの反応に
    より、前記ノンドープの第２のポリシリコン層の上に珪
    化タングステン層を形成するステップと、 ｄ）続いて、前記第１のポリシリコン層の前記ドープ面
    に在るドーパントが前記ノンドープの第２のポリシリコ
    ン層へと拡散するに充分な温度に、前記構造体をさらす
    ステップとを有する方法。
  25. 【請求項２５】 約１：２．１〜約１：２．９のタング
    ステン対珪素の比を有すること並びに下にある平らでは
    ない地形の上に改善されたステップカバレージを有する
    ことを特徴とする珪化タングステンを備える半導体基板
    上の集積回路構造体を製造する方法であって、 ａ）ドープされているドープ表面部分を少なくとも有す
    る第１のポリシリコン層を、前記半導体基板の上に形成
    するステップと、 ｂ）前記第１のポリシリコン層の前記ドープ表面の上に
    ノンドープの第２のポリシリコン層を形成するステップ
    と、 ｃ）タングステン含有ガスとジクロロシランとの反応に
    より、前記ノンドープの第２のポリシリコン層の上に珪
    化タングステン層を形成するステップと、 ｄ）続いて、前記第１のポリシリコン層の前記ドープ面
    に在るドーパントが前記ノンドープの第２のポリシリコ
    ン層へと拡散するに充分な温度に、前記構造体をさらす
    ステップとを有する方法。
  26. 【請求項２６】 前記ノンドープの第２のポリシリコン
    層を形成する前記ステップｂ）が更に、 ｉ）少なくとも約１００オングストロームで、且つ、下
    にある前記第１のポリシリコン層の前記ドープ表面から
    ドーパントが前記ノンドープの第２のポリシリコン層へ
    拡散して前記の反応によって前記ノンドープの第２のポ
    リシリコン層の上に前記珪化タングステンを形成するス
    テップを妨げることを防止するに充分な、最低厚さと、 ｉｉ）約１５００オングストローム以下であり、且つ、
    下にある前記第１のポリシリコン層の前記ドープ表面か
    らの拡散によって前記ノンドープの第２のポリシリコン
    層がドープされることが防止されるには不足する、最大
    厚さとを有するノンドープのポリシリコン層を、前記第
    １のポリシリコン層の前記ドープ表面の上に形成する工
    程を有する請求項２５に記載の方法。
JP8110978A 1995-05-03 1996-05-01 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法 Withdrawn JPH0969496A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167743A (ja) * 1995-10-31 1997-06-24 Internatl Business Mach Corp <Ibm> 半導体チップ上に低応力ポリサイド導体を形成する方法
JPH10242065A (ja) * 1997-02-20 1998-09-11 Siemens Ag ポリシリコン層及び層構造の製造方法並びにパターニング方法
JPH1197389A (ja) * 1997-09-11 1999-04-09 Lg Semicon Co Ltd 半導体デバイスの製造方法
JP2000022095A (ja) * 1998-06-30 2000-01-21 Hyundai Electron Ind Co Ltd 半導体素子及びその製造方法
JP2003209193A (ja) * 2001-12-29 2003-07-25 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6335280B1 (en) 1997-01-13 2002-01-01 Asm America, Inc. Tungsten silicide deposition process
JP3635843B2 (ja) * 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
KR100463597B1 (ko) * 1997-09-29 2005-02-28 주식회사 하이닉스반도체 반도체소자의제조방법
KR100425147B1 (ko) * 1997-09-29 2004-05-17 주식회사 하이닉스반도체 반도체소자의제조방법
JPH11200050A (ja) 1998-01-14 1999-07-27 Mitsubishi Electric Corp タングステンシリサイド膜の形成方法、半導体装置の製造方法、及び半導体ウェーハ処理装置
TW387137B (en) * 1998-04-27 2000-04-11 Mosel Vitelic Inc Method for controlling dopant diffusion in plug doped
US6288442B1 (en) * 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
JP2001110750A (ja) * 1999-09-30 2001-04-20 Applied Materials Inc タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
KR100379107B1 (ko) 2001-03-21 2003-04-07 삼성전자주식회사 반도체 장치에서 폴리사이드 구조물의 형성 방법
DE10115228B4 (de) * 2001-03-28 2006-07-27 Samsung Electronics Co., Ltd., Suwon Steuerung des anormalen Wachstums bei auf Dichlorsilan (DCS) basierenden CVD-Polycid WSix-Filmen
US6635556B1 (en) * 2001-05-17 2003-10-21 Matrix Semiconductor, Inc. Method of preventing autodoping
US20030008243A1 (en) * 2001-07-09 2003-01-09 Micron Technology, Inc. Copper electroless deposition technology for ULSI metalization
DE10134461B4 (de) * 2001-07-16 2006-05-18 Infineon Technologies Ag Prozess zur Abscheidung von WSix-Schichten auf hoher Topografie mit definierter Stöchiometrie und dadurch hergestelltes Bauelement
KR100429296B1 (ko) * 2002-09-09 2004-04-29 한국전자통신연구원 반도체 소자 제조 장치 및 이를 이용한 반도체 소자 제조방법
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
KR100871006B1 (ko) * 2004-07-30 2008-11-27 어플라이드 머티어리얼스, 인코포레이티드 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638496B2 (ja) * 1983-06-27 1994-05-18 日本電気株式会社 半導体装置
JPS62115776A (ja) * 1985-11-15 1987-05-27 Nec Corp 半導体装置の製造方法
US4737474A (en) * 1986-11-17 1988-04-12 Spectrum Cvd, Inc. Silicide to silicon bonding process
JP2706469B2 (ja) * 1988-06-01 1998-01-28 松下電器産業株式会社 半導体装置の製造方法
JPH07100860B2 (ja) * 1988-09-01 1995-11-01 日電アネルバ株式会社 タングステンシリサイド膜の形成方法
US4992391A (en) * 1989-11-29 1991-02-12 Advanced Micro Devices, Inc. Process for fabricating a control gate for a floating gate FET
US5223456A (en) * 1990-05-02 1993-06-29 Quality Semiconductor Inc. High density local interconnect in an integrated circit using metal silicide
US4966869A (en) * 1990-05-04 1990-10-30 Spectrum Cvd, Inc. Tungsten disilicide CVD
JP2558931B2 (ja) * 1990-07-13 1996-11-27 株式会社東芝 半導体装置およびその製造方法
US5141892A (en) * 1990-07-16 1992-08-25 Applied Materials, Inc. Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage
US5130266A (en) * 1990-08-28 1992-07-14 United Microelectronics Corporation Polycide gate MOSFET process for integrated circuits
JPH04354118A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置の製造方法
US5147820A (en) * 1991-08-26 1992-09-15 At&T Bell Laboratories Silicide formation on polysilicon
US5182627A (en) * 1991-09-30 1993-01-26 Sgs-Thomson Microelectronics, Inc. Interconnect and resistor for integrated circuits

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09167743A (ja) * 1995-10-31 1997-06-24 Internatl Business Mach Corp <Ibm> 半導体チップ上に低応力ポリサイド導体を形成する方法
JPH10242065A (ja) * 1997-02-20 1998-09-11 Siemens Ag ポリシリコン層及び層構造の製造方法並びにパターニング方法
JPH1197389A (ja) * 1997-09-11 1999-04-09 Lg Semicon Co Ltd 半導体デバイスの製造方法
JP2000022095A (ja) * 1998-06-30 2000-01-21 Hyundai Electron Ind Co Ltd 半導体素子及びその製造方法
JP2003209193A (ja) * 2001-12-29 2003-07-25 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US10763373B2 (en) 2015-07-14 2020-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11393930B2 (en) 2015-07-14 2022-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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