JPH09167743A - 半導体チップ上に低応力ポリサイド導体を形成する方法 - Google Patents
半導体チップ上に低応力ポリサイド導体を形成する方法Info
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- JPH09167743A JPH09167743A JP8274474A JP27447496A JPH09167743A JP H09167743 A JPH09167743 A JP H09167743A JP 8274474 A JP8274474 A JP 8274474A JP 27447496 A JP27447496 A JP 27447496A JP H09167743 A JPH09167743 A JP H09167743A
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Abstract
(57)【要約】
【課題】 半導体基板上に低抵抗率の導線を形成する方
法を提供する。 【解決手段】 この方法を実施する際には、マルチチャ
ンバ・ツールを有効に使用して、工作物を真空環境下に
維持しながら、基板の表面上に第１のドープ・ポリシリ
コン層１４を形成し、ドープ層上に第２の非ドープ層１
６を形成し、基板を第２のチャンバ２２へ移動し、その
後非ドープ・ポリシリコン層上にシリサイドの層１７を
形成する。スパッタリングなど様々な技術を使用して、
ポリシリコン層またはシリサイド層を付着することがで
きる。この方法を実施すると、シリサイドがポリシリコ
ンから分離することがなくなり、また製品歩留りが上が
る。
法を提供する。 【解決手段】 この方法を実施する際には、マルチチャ
ンバ・ツールを有効に使用して、工作物を真空環境下に
維持しながら、基板の表面上に第１のドープ・ポリシリ
コン層１４を形成し、ドープ層上に第２の非ドープ層１
６を形成し、基板を第２のチャンバ２２へ移動し、その
後非ドープ・ポリシリコン層上にシリサイドの層１７を
形成する。スパッタリングなど様々な技術を使用して、
ポリシリコン層またはシリサイド層を付着することがで
きる。この方法を実施すると、シリサイドがポリシリコ
ンから分離することがなくなり、また製品歩留りが上が
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体基板
用の導電部材を形成する方法に関し、さらに詳細には、
ポリシリコン層とシリサイド層とを含む電界効果半導体
デバイス用のゲート導体を形成する方法に関する。
用の導電部材を形成する方法に関し、さらに詳細には、
ポリシリコン層とシリサイド層とを含む電界効果半導体
デバイス用のゲート導体を形成する方法に関する。
【０００２】
【従来の技術】一般に、半導体ウエハ加工は、半導体ウ
エハの本体中にドーパントを配置するステップだけでな
く、異なる材料の１つまたは複数の層をウエハの表面上
に付着するステップをも含む。これらの層は、絶縁体、
導電体または半導体のいずれでもよい。
エハの本体中にドーパントを配置するステップだけでな
く、異なる材料の１つまたは複数の層をウエハの表面上
に付着するステップをも含む。これらの層は、絶縁体、
導電体または半導体のいずれでもよい。
【０００３】多層デバイスを形成する場合、所望の付着
層または形成層は、隣接する層の影響を受けるだけでな
く、所望の層を形成または付着するのに使用するプロセ
スおよび装置の影響をも受ける。
層または形成層は、隣接する層の影響を受けるだけでな
く、所望の層を形成または付着するのに使用するプロセ
スおよび装置の影響をも受ける。
【０００４】そのようなプロセスによって作成した半導
体デバイスがより小形になり、より複雑になるにつれ
て、使用する装置または方法、あるいは隣接する層の性
質によって誘起される変化が鋭くなり、最終的デバイス
特性に対して予想以上に大きい影響を及ぼす。
体デバイスがより小形になり、より複雑になるにつれ
て、使用する装置または方法、あるいは隣接する層の性
質によって誘起される変化が鋭くなり、最終的デバイス
特性に対して予想以上に大きい影響を及ぼす。
【０００５】例えば、相補型金属酸化物シリコン（ＣＭ
ＯＳ）電界効果トランジスタ（ＦＥＴ）デバイス対で
は、シリサイド・ポリシリコン・ゲートを使用すること
が好ましい。これは、シリサイドにより、ドープ・ポリ
シリコン・ゲートの面積抵抗が小さくなり、その結果Ｆ
ＥＴが動作できる速度が改善されるためである。
ＯＳ）電界効果トランジスタ（ＦＥＴ）デバイス対で
は、シリサイド・ポリシリコン・ゲートを使用すること
が好ましい。これは、シリサイドにより、ドープ・ポリ
シリコン・ゲートの面積抵抗が小さくなり、その結果Ｆ
ＥＴが動作できる速度が改善されるためである。
【０００６】これらのシリサイド層を形成するのに一般
に実施されているプロセスは２つある。第１のプロセス
は、シリコン・ウエハを絶縁酸化物層または絶縁窒化物
層で被覆し、次いでそれをパターン化して下地のシリコ
ンまたはポリシリコンの一部を露出または剥き出しにす
る自己整合シリサイド（サリサイド）プロセスである。
このパターン化ステップの次に、チタンやコバルトなど
のシリサイド形成金属層をウエハ全体に付着し、付着し
た金属層の一部が露出したシリコンと接触するようにす
る。次いで、この金属層をアニールする、すなわち加熱
すると、シリコンと金属が接触するどの場所にもシリサ
イドが形成される。アニール・プロセスの間、シリコン
と接触金属は反応してシリサイド、例えばチタン・シリ
サイド（ＴｉＳｉx）やコバルト・シリサイド（ＣｏＳ
ｉx）を形成する。ただし、ｘはシリコンと耐火金属の
比率であり、通常２〜３．５である。絶縁層を覆う付着
した金属層の領域は未反応のままであり、アニーリング
が完了した後、未反応金属を周知のプロセスによって除
去できる。
に実施されているプロセスは２つある。第１のプロセス
は、シリコン・ウエハを絶縁酸化物層または絶縁窒化物
層で被覆し、次いでそれをパターン化して下地のシリコ
ンまたはポリシリコンの一部を露出または剥き出しにす
る自己整合シリサイド（サリサイド）プロセスである。
このパターン化ステップの次に、チタンやコバルトなど
のシリサイド形成金属層をウエハ全体に付着し、付着し
た金属層の一部が露出したシリコンと接触するようにす
る。次いで、この金属層をアニールする、すなわち加熱
すると、シリコンと金属が接触するどの場所にもシリサ
イドが形成される。アニール・プロセスの間、シリコン
と接触金属は反応してシリサイド、例えばチタン・シリ
サイド（ＴｉＳｉx）やコバルト・シリサイド（ＣｏＳ
ｉx）を形成する。ただし、ｘはシリコンと耐火金属の
比率であり、通常２〜３．５である。絶縁層を覆う付着
した金属層の領域は未反応のままであり、アニーリング
が完了した後、未反応金属を周知のプロセスによって除
去できる。
【０００７】上述のサリサイド・プロセスでは、使用で
きる金属の種類が制限され、さらに有限の厚さのシリサ
イドしか製造できない。これらの制限のために、最小限
の層抵抗を有するシリサイドを形成することができな
い。これは、シリサイドをゲート電極として使用した場
合、ゲート面積抵抗に関連する最終デバイス速度も制限
されることを意味する。さらに、このアニール・プロセ
スを使用してウエハ表面上に導線を同時に形成する場
合、そのような導線間の分離の最小幅は、隣接するシリ
サイドの形成によって架橋しない幅に制限される。その
ような架橋が発生すれば架橋した導線間が短絡すること
になる。そのような架橋は後でレーザ・トリミングによ
って除去できるが、多くの場合法外なコストがかかる追
加の検査ステップ、処理ステップおよび試験ステップを
追加する必要がある。
きる金属の種類が制限され、さらに有限の厚さのシリサ
イドしか製造できない。これらの制限のために、最小限
の層抵抗を有するシリサイドを形成することができな
い。これは、シリサイドをゲート電極として使用した場
合、ゲート面積抵抗に関連する最終デバイス速度も制限
されることを意味する。さらに、このアニール・プロセ
スを使用してウエハ表面上に導線を同時に形成する場
合、そのような導線間の分離の最小幅は、隣接するシリ
サイドの形成によって架橋しない幅に制限される。その
ような架橋が発生すれば架橋した導線間が短絡すること
になる。そのような架橋は後でレーザ・トリミングによ
って除去できるが、多くの場合法外なコストがかかる追
加の検査ステップ、処理ステップおよび試験ステップを
追加する必要がある。
【０００８】第２のシリサイド・プロセスは、シリコン
・ウエハを多結晶シリコン層で被覆し、フッ化水素酸
（ＨＦ）の蒸気で清浄化し、化学的気相付着または物理
的気相付着した金属シリサイド層で被覆するものであ
る。一般に、ドーピング、通常はリンをポリシリコン層
またはシリサイド層中に導入し、次いで約９００℃でア
ニーリングによってドーパントを分散させ活性化させ
る。
・ウエハを多結晶シリコン層で被覆し、フッ化水素酸
（ＨＦ）の蒸気で清浄化し、化学的気相付着または物理
的気相付着した金属シリサイド層で被覆するものであ
る。一般に、ドーピング、通常はリンをポリシリコン層
またはシリサイド層中に導入し、次いで約９００℃でア
ニーリングによってドーパントを分散させ活性化させ
る。
【０００９】このプロセスは、低抵抗率のシリサイドが
製造できるが、また多数の離散的ステップからなり、費
用がかかり、また最初に説明したプロセスと比較して欠
陥密度が高くなる。また、酸化アニールやシリサイド変
換アニールなど、後続の所要の加工ステップの際に、下
地のリンをドープした多結晶層中にボイドが生じる。さ
らに、ＨＦ酸化物除去ステップにより下地のポリシリコ
ン表面上に酸化物が残った場合、形成された金属シリサ
イド層がポリシリコン表面に十分に付着せず、後続の処
理ステップの際にシリサイドが下地のポリシリコン層の
表面から浮き上がる。これらの影響はどちらもデバイス
収率に多大の影響を及ぼし、その結果デバイス・コスト
が増大する。
製造できるが、また多数の離散的ステップからなり、費
用がかかり、また最初に説明したプロセスと比較して欠
陥密度が高くなる。また、酸化アニールやシリサイド変
換アニールなど、後続の所要の加工ステップの際に、下
地のリンをドープした多結晶層中にボイドが生じる。さ
らに、ＨＦ酸化物除去ステップにより下地のポリシリコ
ン表面上に酸化物が残った場合、形成された金属シリサ
イド層がポリシリコン表面に十分に付着せず、後続の処
理ステップの際にシリサイドが下地のポリシリコン層の
表面から浮き上がる。これらの影響はどちらもデバイス
収率に多大の影響を及ぼし、その結果デバイス・コスト
が増大する。
【００１０】したがって、従来技術のプロセスの上述の
すべての制限が無くなるプロセスを得ることが大いに望
まれる。
すべての制限が無くなるプロセスを得ることが大いに望
まれる。
【００１１】
【発明が解決しようとする課題】本発明は、従来技術の
プロセスの厚さの制限が、したがって面積抵抗の制限が
大幅に減少するまたは無くなる、ポリシリコン・ゲート
導体を形成するプロセスを目的とする。
プロセスの厚さの制限が、したがって面積抵抗の制限が
大幅に減少するまたは無くなる、ポリシリコン・ゲート
導体を形成するプロセスを目的とする。
【００１２】さらに、本発明により、シリサイド化した
場合、従来達成できなかった面積抵抗を有するゲート電
極が得られる異なる低抵抗金属が使用できる。
場合、従来達成できなかった面積抵抗を有するゲート電
極が得られる異なる低抵抗金属が使用できる。
【００１３】本発明は、チタン・シリサイドまたはコバ
ルト・シリサイドよりも面積抵抗が小さく熱安定性が高
い導電領域を半導体の表面上に形成するプロセスを目的
とする。
ルト・シリサイドよりも面積抵抗が小さく熱安定性が高
い導電領域を半導体の表面上に形成するプロセスを目的
とする。
【００１４】さらに、本発明は、実質上応力のない導電
領域を半導体の表面上に形成するプロセスを目的とす
る。
領域を半導体の表面上に形成するプロセスを目的とす
る。
【００１５】さらに、本発明のプロセスでは、選択した
金属の割合がその全厚さにわたってシリサイド層の全体
積の約３３％で実質上均一であり、かつそのシリコン含
有量が約６７％のままであるシリサイドの導電層が形成
できる。
金属の割合がその全厚さにわたってシリサイド層の全体
積の約３３％で実質上均一であり、かつそのシリコン含
有量が約６７％のままであるシリサイドの導電層が形成
できる。
【００１６】本発明は、ドープ多結晶層を非ドープ多結
晶層で覆い、非酸化環境内でその上にシリサイドを形成
することによってこれらの望ましい目的を達成する。
晶層で覆い、非酸化環境内でその上にシリサイドを形成
することによってこれらの望ましい目的を達成する。
【００１７】広義には、本発明は、付着チャンバ内に半
導体基板を配置するステップと、ドープ多結晶シリコン
層を基板の表面上に付着するステップと、ドープ多結晶
層を非ドープ多結晶層で覆うステップと、非ドープ多結
晶層上にシリサイドを形成するステップとを含む、半導
体基板の表面上に導電領域を形成する方法を含む。
導体基板を配置するステップと、ドープ多結晶シリコン
層を基板の表面上に付着するステップと、ドープ多結晶
層を非ドープ多結晶層で覆うステップと、非ドープ多結
晶層上にシリサイドを形成するステップとを含む、半導
体基板の表面上に導電領域を形成する方法を含む。
【００１８】
ａ）複数の隣接する付着チャンバを有するツールを含む
付着環境を提供するステップと、 ｂ）半導体基板を第１の付着チャンバ内に配置するステ
ップと、 ｃ）基板の表面上にドープ多結晶シリコン層を付着する
ステップと、 ｄ）ドープ層上に多結晶シリコンの非ドープ層を付着す
るステップと、 ｅ）基板を化学的に不活性な環境内で維持するステップ
と、 ｆ）基板を前記化学的に不活性な環境内で維持して基板
が化学的に活性な環境に曝されるのを防ぎながら、基板
をツール内で第１のチャンバから第２のチャンバへ移動
するステップと、 ｇ）非ドープ多結晶層上に導電性シリサイド層を形成す
るステップとを含む、半導体基板の表面上に導線を形成
する方法を提供する。
付着環境を提供するステップと、 ｂ）半導体基板を第１の付着チャンバ内に配置するステ
ップと、 ｃ）基板の表面上にドープ多結晶シリコン層を付着する
ステップと、 ｄ）ドープ層上に多結晶シリコンの非ドープ層を付着す
るステップと、 ｅ）基板を化学的に不活性な環境内で維持するステップ
と、 ｆ）基板を前記化学的に不活性な環境内で維持して基板
が化学的に活性な環境に曝されるのを防ぎながら、基板
をツール内で第１のチャンバから第２のチャンバへ移動
するステップと、 ｇ）非ドープ多結晶層上に導電性シリサイド層を形成す
るステップとを含む、半導体基板の表面上に導線を形成
する方法を提供する。
【００１９】
【発明の実施の形態】図１に、本発明に従って半導体基
板１２の表面上に製造した電界効果トランジスタの代表
的なシリサイド・ポリシリコン構造の断面図を示す。
板１２の表面上に製造した電界効果トランジスタの代表
的なシリサイド・ポリシリコン構造の断面図を示す。
【００２０】広義に述べると、このシリサイド・ポリシ
リコン構造を製造するプロセスは、本発明によれば、部
分的に加工した半導体基板１２を選択するステップと、
リン原子でドープした多結晶シリコン層１４を基板の上
面に付着するステップを必要とする。このドープ多結晶
シリコン層１４の上に、非ドープ多結晶シリコン層１６
を付着する。以下に説明するように、非ドープ多結晶層
１６の表面上にシリサイド層１７を形成する。下地の基
板は、ＦＥＴゲート誘電体、露出した結晶シリコン、ま
たはその上にシリサイド・ポリシリコン相互接続層を形
成することが望まれるフィールド誘電体層を含むことが
できる。
リコン構造を製造するプロセスは、本発明によれば、部
分的に加工した半導体基板１２を選択するステップと、
リン原子でドープした多結晶シリコン層１４を基板の上
面に付着するステップを必要とする。このドープ多結晶
シリコン層１４の上に、非ドープ多結晶シリコン層１６
を付着する。以下に説明するように、非ドープ多結晶層
１６の表面上にシリサイド層１７を形成する。下地の基
板は、ＦＥＴゲート誘電体、露出した結晶シリコン、ま
たはその上にシリサイド・ポリシリコン相互接続層を形
成することが望まれるフィールド誘電体層を含むことが
できる。
【００２１】シリサイド層１７を形成した後、それと下
地の層をエッチングして、基板表面上に導体の所望の構
造を形成する。図１では、所望の構造は、エッチングし
たチャネル１９によって分離された複数の島１８によっ
て示されている。この構成は、導線、ＦＥＴゲート、単
結晶領域または当技術分野で周知の他の所要の要素内に
形成することができることを理解されたい。
地の層をエッチングして、基板表面上に導体の所望の構
造を形成する。図１では、所望の構造は、エッチングし
たチャネル１９によって分離された複数の島１８によっ
て示されている。この構成は、導線、ＦＥＴゲート、単
結晶領域または当技術分野で周知の他の所要の要素内に
形成することができることを理解されたい。
【００２２】本発明のプロセスは、Applied Materials
社のModel 5200 Centuraツール など、いわゆるクラス
タ・マルチチャンバ付着ツール内で実行することが好ま
しい。このツールは、ツールから加工すべき半導体ウエ
ハを取り出さずに異なる雰囲気が維持できる、共通な中
央チャンバに結合された複数の加工チャンバから構成さ
れる。この装置は現在市場で容易に入手でき、重要商品
であるので、詳細な説明は不要であると考えられる。
社のModel 5200 Centuraツール など、いわゆるクラス
タ・マルチチャンバ付着ツール内で実行することが好ま
しい。このツールは、ツールから加工すべき半導体ウエ
ハを取り出さずに異なる雰囲気が維持できる、共通な中
央チャンバに結合された複数の加工チャンバから構成さ
れる。この装置は現在市場で容易に入手でき、重要商品
であるので、詳細な説明は不要であると考えられる。
【００２３】次に、本発明のプロセスについて、上述の
Applied Materials社のCentura 5200 付着ツール内で実
施するものとして説明する。
Applied Materials社のCentura 5200 付着ツール内で実
施するものとして説明する。
【００２４】そのようなツールの簡単な概略図が図２に
示されている。このツールは基本的に移送ステーション
２０および２つの隣接する加工チャンバ２１および２２
を含む。これらのチャンバ２０、２１および２２は、す
べて同じ雰囲気をその中に有するか、またはそれぞれそ
の中に維持される異なる唯一の雰囲気を有することがで
きるように構成される。ツールは、半導体のウエハまた
は基板を、ツールまたはその中に維持された雰囲気の外
に出さずに一方のチャンバから他方のチャンバへ移送で
きるように作成されている。
示されている。このツールは基本的に移送ステーション
２０および２つの隣接する加工チャンバ２１および２２
を含む。これらのチャンバ２０、２１および２２は、す
べて同じ雰囲気をその中に有するか、またはそれぞれそ
の中に維持される異なる唯一の雰囲気を有することがで
きるように構成される。ツールは、半導体のウエハまた
は基板を、ツールまたはその中に維持された雰囲気の外
に出さずに一方のチャンバから他方のチャンバへ移送で
きるように作成されている。
【００２５】本発明のプロセスでは、ウエハ１２を移送
ステーション２０内に配置し、移送ステーション２０お
よびチャンバ２１および２２を、ガス分配システム２６
からのアルゴン（Ａｒ）などの不活性ガスの約６００ｓ
ｃｃｍの流れで満たす。このようなツールでは普通にあ
ることであるが、ガス分配システムは、プロセスで使用
されるすべてのガスを含むように設計されており、各種
のガスの選択した流れがそれぞれのチャンバ内に選択的
に導入されるように、接続入口ポート２５ａ、２５ｂお
よび２５ｃを介してすべてのチャンバに結合される。入
口ポート２５は、それぞれ異なるガスをそのそれぞれの
チャンバへ供給するための多数の別々のコンジットから
構成されることを理解されたい。
ステーション２０内に配置し、移送ステーション２０お
よびチャンバ２１および２２を、ガス分配システム２６
からのアルゴン（Ａｒ）などの不活性ガスの約６００ｓ
ｃｃｍの流れで満たす。このようなツールでは普通にあ
ることであるが、ガス分配システムは、プロセスで使用
されるすべてのガスを含むように設計されており、各種
のガスの選択した流れがそれぞれのチャンバ内に選択的
に導入されるように、接続入口ポート２５ａ、２５ｂお
よび２５ｃを介してすべてのチャンバに結合される。入
口ポート２５は、それぞれ異なるガスをそのそれぞれの
チャンバへ供給するための多数の別々のコンジットから
構成されることを理解されたい。
【００２６】次いで、シリコン・ウエハまたは基板１２
を第１のチャンバ２１内に配置し、適切なサポート２３
によって固定位置に保持する。チャンバを密封し、真空
にする。次いで、ウエハを約６５０℃まで加熱する。こ
の時、チャンバ２１内の圧力は８０トルに上がってい
る。ドーパント・ガスの約５０ｓｃｃｍの流れと、ガス
分配システム２６からのシラン約５００ｓｃｃｍの流れ
を含む反応性ガスを約１２０秒間チャンバ２１内に導入
して、ウエハ１０の基板１２上に厚さ約１８５ナノメー
トル（ｎｍ）のポリシリコン層１４を形成する。この層
１４は、リンで密度約３×１０20リン原子／ｃｍ3にそ
の場でドープすることが好ましい。
を第１のチャンバ２１内に配置し、適切なサポート２３
によって固定位置に保持する。チャンバを密封し、真空
にする。次いで、ウエハを約６５０℃まで加熱する。こ
の時、チャンバ２１内の圧力は８０トルに上がってい
る。ドーパント・ガスの約５０ｓｃｃｍの流れと、ガス
分配システム２６からのシラン約５００ｓｃｃｍの流れ
を含む反応性ガスを約１２０秒間チャンバ２１内に導入
して、ウエハ１０の基板１２上に厚さ約１８５ナノメー
トル（ｎｍ）のポリシリコン層１４を形成する。この層
１４は、リンで密度約３×１０20リン原子／ｃｍ3にそ
の場でドープすることが好ましい。
【００２７】ドープ・ポリシリコンの所望の厚さが達成
された後、リン・ガスの流れを遮断する。
された後、リン・ガスの流れを遮断する。
【００２８】従来技術のプロセスでは、ウエハをドープ
・ポリシリコン層１４で被覆した後、ツールから取り出
し、別のツールへ送って耐火金属層を付着し、その上に
シリサイド層を形成していた。ポリシリコン層１４で被
覆されたウエハをそのように取り出し、室内環境に曝し
た場合、ドープ・ポリシリコン層１４の表面上に酸化物
層が迅速かつ自然に形成される。この酸化物層を上述の
フッ化水素酸（ＨＦ）蒸気ステップによって除去しよう
とした。
・ポリシリコン層１４で被覆した後、ツールから取り出
し、別のツールへ送って耐火金属層を付着し、その上に
シリサイド層を形成していた。ポリシリコン層１４で被
覆されたウエハをそのように取り出し、室内環境に曝し
た場合、ドープ・ポリシリコン層１４の表面上に酸化物
層が迅速かつ自然に形成される。この酸化物層を上述の
フッ化水素酸（ＨＦ）蒸気ステップによって除去しよう
とした。
【００２９】本発明者等は、ポリシリコンの表面をその
ように清浄化した場合でも、その上に形成されたシリサ
イドは十分接着しないことを発見した。
ように清浄化した場合でも、その上に形成されたシリサ
イドは十分接着しないことを発見した。
【００３０】本発明では、ステーション間の移送中に、
処理するウエハを同じ装置内に維持し、基板を化学的に
不活性な非酸化環境内で維持することによって、ドープ
・ポリシリコンの表面上に有害な酸化物が生じるのを防
ぐ。酸化物の形成を防ぐことにより、酸化物の除去に伴
う問題が無くなる。
処理するウエハを同じ装置内に維持し、基板を化学的に
不活性な非酸化環境内で維持することによって、ドープ
・ポリシリコンの表面上に有害な酸化物が生じるのを防
ぐ。酸化物の形成を防ぐことにより、酸化物の除去に伴
う問題が無くなる。
【００３１】さらに、本発明者等は、シリサイドをドー
プ・ポリシリコン層の表面上に直接形成すると、ポリシ
リコン界面におけるタングステン・シリサイドが非常に
タングステン・リッチになることを発見した。タングス
テン・シリサイドをアニールして、それを高抵抗付着時
のままの六方晶形から低抵抗の正方晶結晶相に変換した
場合、ドープ・ポリシリコン層内に大きいボイドが生
じ、これはさらに下地のポリシリコンへのシリサイドの
接着に影響を及ぼす。さらに、タングステン・リッチな
タングステン・シリサイド膜は変換アニール時に非常に
伸びやすくなり、その結果シリサイドが、ひび割れた
り、ポリシリコン層から分離することになる。
プ・ポリシリコン層の表面上に直接形成すると、ポリシ
リコン界面におけるタングステン・シリサイドが非常に
タングステン・リッチになることを発見した。タングス
テン・シリサイドをアニールして、それを高抵抗付着時
のままの六方晶形から低抵抗の正方晶結晶相に変換した
場合、ドープ・ポリシリコン層内に大きいボイドが生
じ、これはさらに下地のポリシリコンへのシリサイドの
接着に影響を及ぼす。さらに、タングステン・リッチな
タングステン・シリサイド膜は変換アニール時に非常に
伸びやすくなり、その結果シリサイドが、ひび割れた
り、ポリシリコン層から分離することになる。
【００３２】本発明では、リン・ドープ層１４を形成し
た後でウエハ１２をチャンバ２１内に維持し、ドープ層
１４の表面上に非ドープ・ポリシリコン層１６を直接形
成することによってこれらの問題を解決する。ウエハを
ツールから取り出すことなく、この非ドープ・ポリシリ
コン層１６をドープ層１４と後で付着する金属被覆との
間に挿入することによって、形成されるシリサイドのよ
りよい凝集および接着が実現し、従来技術で見られたボ
イドを回避するまたは無くすことができる。
た後でウエハ１２をチャンバ２１内に維持し、ドープ層
１４の表面上に非ドープ・ポリシリコン層１６を直接形
成することによってこれらの問題を解決する。ウエハを
ツールから取り出すことなく、この非ドープ・ポリシリ
コン層１６をドープ層１４と後で付着する金属被覆との
間に挿入することによって、形成されるシリサイドのよ
りよい凝集および接着が実現し、従来技術で見られたボ
イドを回避するまたは無くすことができる。
【００３３】すなわち、層１４で被覆されたウエハ１２
をツール内に残し、約３０ｎｍよりも厚い厚さを有する
新しい十分に厚い非ドープ・ポリシリコン層１６を、ド
ープ・ポリシリコン層１４の表面上に直接形成する。非
ドープ・ポリシリコンの厚さは、シリサイド形成金属が
実質上非ドープ・ポリシリコンのみと反応するように選
択する。
をツール内に残し、約３０ｎｍよりも厚い厚さを有する
新しい十分に厚い非ドープ・ポリシリコン層１６を、ド
ープ・ポリシリコン層１４の表面上に直接形成する。非
ドープ・ポリシリコンの厚さは、シリサイド形成金属が
実質上非ドープ・ポリシリコンのみと反応するように選
択する。
【００３４】この非ドープ・ポリシリコン層１６は、リ
ンの供給源を遮断した後、シラン・ガスの流れを追加の
１５秒間維持することによってドープ層１４上に形成す
る。このシランの流れにより、非ドープ・ポリシリコン
の層１６が約４５ナノメートルの厚さまで形成される。
ンの供給源を遮断した後、シラン・ガスの流れを追加の
１５秒間維持することによってドープ層１４上に形成す
る。このシランの流れにより、非ドープ・ポリシリコン
の層１６が約４５ナノメートルの厚さまで形成される。
【００３５】非ドープ・ポリシリコンの層１６が所望の
厚さまで成長した後、シランの流れを遮断し、移送ステ
ーション２０およびチャンバ２１、２２を再びアルゴン
など不活性または非酸化雰囲気の約８００ｓｃｃｍの流
れで満たして、残りのガスをそこから追い出す。
厚さまで成長した後、シランの流れを遮断し、移送ステ
ーション２０およびチャンバ２１、２２を再びアルゴン
など不活性または非酸化雰囲気の約８００ｓｃｃｍの流
れで満たして、残りのガスをそこから追い出す。
【００３６】必ずしも必要ではないが、ポリシリコンで
被覆した基板は、シリサイド形成金属またはシリサイド
が形成される温度近くまで冷却することが好ましい。
被覆した基板は、シリサイド形成金属またはシリサイド
が形成される温度近くまで冷却することが好ましい。
【００３７】次いで、処理したウエハを化学的に活性な
材料または環境に曝さずに、ウエアを第１のチャンバ２
１から移送ステーション２０を経て第２のチャンバ２２
へ移送する。このウエハを図３のチャンバ２２内に示
す。
材料または環境に曝さずに、ウエアを第１のチャンバ２
１から移送ステーション２０を経て第２のチャンバ２２
へ移送する。このウエハを図３のチャンバ２２内に示
す。
【００３８】あるいは、ウエハは、第２のチャンバ２２
へ移送する前に、Centuraツールの冷却ステーション
（一部のみ示す）内の低圧非酸化環境を維持したまま冷
却することができる。このステップでは、基板をシリサ
イド形成金属付着チャンバ内で処理するのに適した温度
まで冷却するのに要する時間がかなり短縮される。
へ移送する前に、Centuraツールの冷却ステーション
（一部のみ示す）内の低圧非酸化環境を維持したまま冷
却することができる。このステップでは、基板をシリサ
イド形成金属付着チャンバ内で処理するのに適した温度
まで冷却するのに要する時間がかなり短縮される。
【００３９】次いで、ドープ・ポリシリコンの層１４で
被覆され、非ドープ・ポリシリコンの層１６で被覆され
たシリコン基板１２を、第２のチャンバ２２内に配置
し、ガス分配プレートまたはマニホールド２５ｃの近く
の固定位置に保持する。チャンバを密封して排気する。
ある雰囲気でアルゴンなどガス供給源２６からの不活性
ガスを約６００ｓｃｃｍの流量で入口２５ｃからチャン
バ内に導入し、同時にチャンバの温度を５５０℃に維持
する。基板の温度を安定させるために、ウエハを少なく
とも４５秒間この温度に保持する。
被覆され、非ドープ・ポリシリコンの層１６で被覆され
たシリコン基板１２を、第２のチャンバ２２内に配置
し、ガス分配プレートまたはマニホールド２５ｃの近く
の固定位置に保持する。チャンバを密封して排気する。
ある雰囲気でアルゴンなどガス供給源２６からの不活性
ガスを約６００ｓｃｃｍの流量で入口２５ｃからチャン
バ内に導入し、同時にチャンバの温度を５５０℃に維持
する。基板の温度を安定させるために、ウエハを少なく
とも４５秒間この温度に保持する。
【００４０】基板が安定した後、アルゴンの流れを維持
し、３．５ｓｃｃｍのガス状六フッ化タングステンとと
もに約１７５ｓｃｃｍのガス状ジクロロシラン（ＤＣ
Ｓ）をチャンバ内に約１３０秒間導入する。この操作の
最初の１５秒間に、タングステン・シリサイドは非ドー
プ・ポリシリコン層１６上に直接凝集し始め、残りの時
間に、層が厚くなって、非ドープ・ポリシリコン層１４
上に厚さ約２５０ｎｍの層１７が形成される。
し、３．５ｓｃｃｍのガス状六フッ化タングステンとと
もに約１７５ｓｃｃｍのガス状ジクロロシラン（ＤＣ
Ｓ）をチャンバ内に約１３０秒間導入する。この操作の
最初の１５秒間に、タングステン・シリサイドは非ドー
プ・ポリシリコン層１６上に直接凝集し始め、残りの時
間に、層が厚くなって、非ドープ・ポリシリコン層１４
上に厚さ約２５０ｎｍの層１７が形成される。
【００４１】タングステン・シリサイドの所要の厚さに
達した後、六フッ化タングステン・ガスを遮断し、ジク
ロロシラン・ガスを約２５秒間約１７５ｓｃｃｍに維持
して、タングステン・シリサイド層１７の表面１８（図
１）を不動態化する。
達した後、六フッ化タングステン・ガスを遮断し、ジク
ロロシラン・ガスを約２５秒間約１７５ｓｃｃｍに維持
して、タングステン・シリサイド層１７の表面１８（図
１）を不動態化する。
【００４２】この不動態化ステップが終了した後、ジク
ロロシラン・ガスを遮断し、ただしアルゴンは流し続
け、ジクロロシラン・ガスのチャンバを清浄化するため
にウエハを追加の２０秒間チャンバ内に保持する。この
サイクルが終了すると、シリサイド・ウエハを冷却し、
エッチングなど後続の処理のためにツールから取り出
す。
ロロシラン・ガスを遮断し、ただしアルゴンは流し続
け、ジクロロシラン・ガスのチャンバを清浄化するため
にウエハを追加の２０秒間チャンバ内に保持する。この
サイクルが終了すると、シリサイド・ウエハを冷却し、
エッチングなど後続の処理のためにツールから取り出
す。
【００４３】上述のプロセスでは、ドープ・ポリシリコ
ン層１４の表面を予め清浄化する必要がなく、従来技術
プロセスで使用されていたイオン注入ステップが不要と
なる。
ン層１４の表面を予め清浄化する必要がなく、従来技術
プロセスで使用されていたイオン注入ステップが不要と
なる。
【００４４】シリサイド層１７とリン・ドープ・ポリシ
リコン層１４の間に挿入された非ドープ・ポリシリコン
層１６の導入により、ドープ・ポリシリコン層１４内に
大きいボイドが現れなくなり、またタングステン・シリ
サイド層１７がひび割れたり、剥がれることがなくな
る。
リコン層１４の間に挿入された非ドープ・ポリシリコン
層１６の導入により、ドープ・ポリシリコン層１４内に
大きいボイドが現れなくなり、またタングステン・シリ
サイド層１７がひび割れたり、剥がれることがなくな
る。
【００４５】以上、本発明について特に好ましい実施形
態に関して説明したが、当業者なら、以下の説明から、
本発明の精神および範囲から逸脱することなく本発明の
形態および細部の変更を容易に行えることを理解できよ
う。
態に関して説明したが、当業者なら、以下の説明から、
本発明の精神および範囲から逸脱することなく本発明の
形態および細部の変更を容易に行えることを理解できよ
う。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４７】（１）ａ）複数の隣接する付着チャンバを
有するツールを含む付着環境を提供するステップと、 ｂ）半導体基板を第１の付着チャンバ内に配置するステ
ップと、 ｃ）基板の表面上にドープ多結晶シリコン層を付着する
ステップと、 ｄ）ドープ層上に多結晶シリコンの非ドープ層を付着す
るステップと、 ｅ）基板を化学的に不活性な環境内で維持するステップ
と、 ｆ）基板を前記化学的に不活性な環境内で維持して基板
が化学的に活性な環境に曝されるのを防ぎながら、基板
をツール内で第１のチャンバから第２のチャンバへ移動
するステップと、 ｇ）非ドープ多結晶層上に導電性シリサイド層を形成す
るステップとを含む、半導体基板の表面上に導線を形成
する方法。 （２）前記ドープ多結晶層を、前記基板をシラン・ガス
とリン・ガスに同時に露出し、前記基板を約６５０℃に
維持することによって形成することを特徴とする、上記
（１）に記載の方法。 （３）選択した時間後に前記リン・ガスを止め、前記基
板を前記シラン・ガス中に追加の時間維持して前記非ド
ープ多結晶層を形成するステップをさらに含むことを特
徴とする、上記（１）に記載の方法。 （４）ドープ／非ドープ二重層多結晶シリコン層で被覆
された前記基板を化学的気相付着したタングステン・シ
リサイドまたは物理的気相付着したタングステン・シリ
サイドで被覆することによって、前記シリサイド層を形
成することを特徴とする、上記（１）に記載の方法。 （５）ドープ／非ドープ二重層多結晶シリコン層で被覆
された基板を、ガス状ジクロロシランおよび六フッ化タ
ングステンに露出することを特徴とする、上記（４）に
記載の方法。 （６）ドープ／非ドープ二重多結晶層で被覆された基板
を、アルゴンおよびスパッタリングしたタングステン・
シリサイドの雰囲気に露出することを特徴とする、上記
（４）に記載の方法。 （７）前記ツール内のチャンバを約６５０℃まで加熱
し、前記第１のチャンバ内の約８０トルの圧力を確立す
るステップと、前記基板を約５００ｓｃｃｍのシラン
と、約５０ｓｃｃｍのリンとに約１２０秒間同時に露出
して、リンで密度約３×１０20リン原子／ｃｍ3にドー
プした多結晶シリコンを形成するステップと、前記１２
０秒の後にリン・ガスを遮断し、シランの流れを１５秒
間続けるステップとによって前記ドープ多結晶層を形成
することを特徴とする、上記（１）に記載の方法。 （８）前記基板を前記第２のチャンバ内で、約１７５ｓ
ｃｃｍのガス状ジクロロシランの流れと、約３．５ｓｃ
ｃｍの六フッ化タングステンの流れに約１３３秒間露出
して、前記約１３３秒間の後に六フッ化タングステンを
遮断することによって導電性シリサイドを形成し、前記
六フッ化タングステンを遮断した後で、ガス状ジクロロ
シランの約１７５ｓｃｃｍの流れをさらに約２５秒間維
持することによって、形成されたシリサイドを不動態化
するステップをさらに含むことを特徴とする、上記
（１）に記載の方法。
有するツールを含む付着環境を提供するステップと、 ｂ）半導体基板を第１の付着チャンバ内に配置するステ
ップと、 ｃ）基板の表面上にドープ多結晶シリコン層を付着する
ステップと、 ｄ）ドープ層上に多結晶シリコンの非ドープ層を付着す
るステップと、 ｅ）基板を化学的に不活性な環境内で維持するステップ
と、 ｆ）基板を前記化学的に不活性な環境内で維持して基板
が化学的に活性な環境に曝されるのを防ぎながら、基板
をツール内で第１のチャンバから第２のチャンバへ移動
するステップと、 ｇ）非ドープ多結晶層上に導電性シリサイド層を形成す
るステップとを含む、半導体基板の表面上に導線を形成
する方法。 （２）前記ドープ多結晶層を、前記基板をシラン・ガス
とリン・ガスに同時に露出し、前記基板を約６５０℃に
維持することによって形成することを特徴とする、上記
（１）に記載の方法。 （３）選択した時間後に前記リン・ガスを止め、前記基
板を前記シラン・ガス中に追加の時間維持して前記非ド
ープ多結晶層を形成するステップをさらに含むことを特
徴とする、上記（１）に記載の方法。 （４）ドープ／非ドープ二重層多結晶シリコン層で被覆
された前記基板を化学的気相付着したタングステン・シ
リサイドまたは物理的気相付着したタングステン・シリ
サイドで被覆することによって、前記シリサイド層を形
成することを特徴とする、上記（１）に記載の方法。 （５）ドープ／非ドープ二重層多結晶シリコン層で被覆
された基板を、ガス状ジクロロシランおよび六フッ化タ
ングステンに露出することを特徴とする、上記（４）に
記載の方法。 （６）ドープ／非ドープ二重多結晶層で被覆された基板
を、アルゴンおよびスパッタリングしたタングステン・
シリサイドの雰囲気に露出することを特徴とする、上記
（４）に記載の方法。 （７）前記ツール内のチャンバを約６５０℃まで加熱
し、前記第１のチャンバ内の約８０トルの圧力を確立す
るステップと、前記基板を約５００ｓｃｃｍのシラン
と、約５０ｓｃｃｍのリンとに約１２０秒間同時に露出
して、リンで密度約３×１０20リン原子／ｃｍ3にドー
プした多結晶シリコンを形成するステップと、前記１２
０秒の後にリン・ガスを遮断し、シランの流れを１５秒
間続けるステップとによって前記ドープ多結晶層を形成
することを特徴とする、上記（１）に記載の方法。 （８）前記基板を前記第２のチャンバ内で、約１７５ｓ
ｃｃｍのガス状ジクロロシランの流れと、約３．５ｓｃ
ｃｍの六フッ化タングステンの流れに約１３３秒間露出
して、前記約１３３秒間の後に六フッ化タングステンを
遮断することによって導電性シリサイドを形成し、前記
六フッ化タングステンを遮断した後で、ガス状ジクロロ
シランの約１７５ｓｃｃｍの流れをさらに約２５秒間維
持することによって、形成されたシリサイドを不動態化
するステップをさらに含むことを特徴とする、上記
（１）に記載の方法。
【図１】様々な層が存在することを示す、本発明に従っ
て半導体基板の表面上に製造した電界効果トランジスタ
の代表的なゲート・スタック構造の断面図である。
て半導体基板の表面上に製造した電界効果トランジスタ
の代表的なゲート・スタック構造の断面図である。
【図２】第１のチャンバ内でウエハを加工中の本発明の
プロセスで使用する簡単なマルチチャンバ・ツールの概
略断面図である。
プロセスで使用する簡単なマルチチャンバ・ツールの概
略断面図である。
【図３】第２のチャンバ内でウエハを加工中の図２に示
したチャンバ・ツールの概略図である。
したチャンバ・ツールの概略図である。
１２ 半導体基板 １４ ドープ多結晶シリコン層 １６ 非ドープ多結晶シリコン層 １７ シリサイド層 １８ 島 １９ チャネル ２０ 移送ステーション ２１ 加工チャンバ ２２ 加工チャンバ ２３ サポート ２５ａ 接続入口ポート ２５ｂ 接続入口ポート ２５ｃ 接続入口ポート ２６ ガス分配システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ジョン・レベル アメリカ合衆国05446 バーモント州コル チェスター ウォルコット・ストリート ２ (72)発明者 ゲアリー・ライオネル・ランドー アメリカ合衆国05401 バーモント州バー リントンサンドラ・サークル 233
Claims (8)
- 【請求項１】ａ）複数の隣接する付着チャンバを有する
ツールを含む付着環境を提供するステップと、 ｂ）半導体基板を第１の付着チャンバ内に配置するステ
ップと、 ｃ）基板の表面上にドープ多結晶シリコン層を付着する
ステップと、 ｄ）ドープ層上に多結晶シリコンの非ドープ層を付着す
るステップと、 ｅ）基板を化学的に不活性な環境内で維持するステップ
と、 ｆ）基板を前記化学的に不活性な環境内で維持して基板
が化学的に活性な環境に曝されるのを防ぎながら、基板
をツール内で第１のチャンバから第２のチャンバへ移動
するステップと、 ｇ）非ドープ多結晶層上に導電性シリサイド層を形成す
るステップとを含む、半導体基板の表面上に導線を形成
する方法。 - 【請求項２】前記ドープ多結晶層を、前記基板をシラン
・ガスとリン・ガスに同時に露出し、前記基板を約６５
０℃に維持することによって形成することを特徴とす
る、請求項１に記載の方法。 - 【請求項３】選択した時間後に前記リン・ガスを止め、
前記基板を前記シラン・ガス中に追加の時間維持して前
記非ドープ多結晶層を形成するステップをさらに含むこ
とを特徴とする、請求項１に記載の方法。 - 【請求項４】ドープ／非ドープ二重層多結晶シリコン層
で被覆された前記基板を化学的気相付着したタングステ
ン・シリサイドまたは物理的気相付着したタングステン
・シリサイドで被覆することによって、前記シリサイド
層を形成することを特徴とする、請求項１に記載の方
法。 - 【請求項５】ドープ／非ドープ二重層多結晶シリコン層
で被覆された基板を、ガス状ジクロロシランおよび六フ
ッ化タングステンに露出することを特徴とする、請求項
４に記載の方法。 - 【請求項６】ドープ／非ドープ二重多結晶層で被覆され
た基板を、アルゴンおよびスパッタリングしたタングス
テン・シリサイドの雰囲気に露出することを特徴とす
る、請求項４に記載の方法。 - 【請求項７】前記ツール内のチャンバを約６５０℃まで
加熱し、前記第１のチャンバ内の約８０トルの圧力を確
立するステップと、前記基板を約５００ｓｃｃｍのシラ
ンと、約５０ｓｃｃｍのリンとに約１２０秒間同時に露
出して、リンで密度約３×１０20リン原子／ｃｍ3にド
ープした多結晶シリコンを形成するステップと、前記１
２０秒の後にリン・ガスを遮断し、シランの流れを１５
秒間続けるステップとによって前記ドープ多結晶層を形
成することを特徴とする、請求項１に記載の方法。 - 【請求項８】前記基板を前記第２のチャンバ内で、約１
７５ｓｃｃｍのガス状ジクロロシランの流れと、約３．
５ｓｃｃｍの六フッ化タングステンの流れに約１３３秒
間露出して、前記約１３３秒間の後に六フッ化タングス
テンを遮断することによって導電性シリサイドを形成
し、 前記六フッ化タングステンを遮断した後で、ガス状ジク
ロロシランの約１７５ｓｃｃｍの流れをさらに約２５秒
間維持することによって、形成されたシリサイドを不動
態化するステップをさらに含むことを特徴とする、請求
項１に記載の方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242065A (ja) * | 1997-02-20 | 1998-09-11 | Siemens Ag | ポリシリコン層及び層構造の製造方法並びにパターニング方法 |
| JP2008187190A (ja) * | 2008-02-21 | 2008-08-14 | Renesas Technology Corp | タングステンシリサイド膜の形成方法及び半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479373B2 (en) | 1997-02-20 | 2002-11-12 | Infineon Technologies Ag | Method of structuring layers with a polysilicon layer and an overlying metal or metal silicide layer using a three step etching process with fluorine, chlorine, bromine containing gases |
| JP3635843B2 (ja) * | 1997-02-25 | 2005-04-06 | 東京エレクトロン株式会社 | 膜積層構造及びその形成方法 |
| DE19742972A1 (de) * | 1997-09-29 | 1999-04-08 | Siemens Ag | Verfahren zur Ausbildung eines niederohmigen Leitbahnbereichs auf einem Halbleitersubstrat |
| US6376348B1 (en) * | 1997-09-30 | 2002-04-23 | Siemens Aktiengesellschaft | Reliable polycide gate stack with reduced sheet resistance and thickness |
| JPH11121754A (ja) * | 1997-10-14 | 1999-04-30 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造装置及び製造方法 |
| EP0917185B1 (en) * | 1997-11-14 | 2009-01-07 | STMicroelectronics S.r.l. | Deposition process of in-situ doped polysilicon layers |
| JPH11200050A (ja) | 1998-01-14 | 1999-07-27 | Mitsubishi Electric Corp | タングステンシリサイド膜の形成方法、半導体装置の製造方法、及び半導体ウェーハ処理装置 |
| TW374801B (en) * | 1998-04-21 | 1999-11-21 | Promos Technologies Inc | Method of interface flattening of polycide/polysilicon/Wsix |
| EP1192649A1 (de) | 1999-07-01 | 2002-04-03 | Infineon Technologies AG | Verfahren zur herstellung von silizierten polysiliziumkontakten in integrierten halbleiterstrukturen |
| DE10115228B4 (de) | 2001-03-28 | 2006-07-27 | Samsung Electronics Co., Ltd., Suwon | Steuerung des anormalen Wachstums bei auf Dichlorsilan (DCS) basierenden CVD-Polycid WSix-Filmen |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797651A (en) * | 1980-12-08 | 1982-06-17 | Ibm | Method of producing semiconductor device containing tungsten silicide layer |
| JPH0239527A (ja) * | 1988-07-29 | 1990-02-08 | Tokyo Electron Ltd | 金属シリサイド膜の形成方法 |
| JPH02237025A (ja) * | 1989-03-09 | 1990-09-19 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03227516A (ja) * | 1990-02-01 | 1991-10-08 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04150020A (ja) * | 1990-10-12 | 1992-05-22 | Mitsubishi Materials Corp | 高融点金属シリサイド膜形成用スパッタリングターゲット |
| JPH04225223A (ja) * | 1990-03-30 | 1992-08-14 | Siemens Ag | 高密度集積回路用導電層又は構造物の製法及び装置 |
| JPH04294532A (ja) * | 1991-03-22 | 1992-10-19 | Sony Corp | タングステンシリサイド膜の形成方法 |
| JPH04373124A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH06163426A (ja) * | 1992-11-25 | 1994-06-10 | Fujitsu Ltd | 化学気相成長方法 |
| JPH0969496A (ja) * | 1995-05-03 | 1997-03-11 | Applied Materials Inc | 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327624A (en) * | 1986-07-16 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | Method for forming a thin film on a semiconductor device using an apparatus having a load lock |
| GB8700347D0 (en) * | 1987-01-08 | 1987-02-11 | Inmos Ltd | Memory cell |
| KR920010062B1 (ko) * | 1989-04-03 | 1992-11-13 | 현대전자산업 주식회사 | 반도체 장치의 실리사이드 형성방법 |
| US5168076A (en) * | 1990-01-12 | 1992-12-01 | Paradigm Technology, Inc. | Method of fabricating a high resistance polysilicon load resistor |
| US5067218A (en) * | 1990-05-21 | 1991-11-26 | Motorola, Inc. | Vacuum wafer transport and processing system and method using a plurality of wafer transport arms |
| JP2558931B2 (ja) * | 1990-07-13 | 1996-11-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5147820A (en) * | 1991-08-26 | 1992-09-15 | At&T Bell Laboratories | Silicide formation on polysilicon |
| US5282972A (en) * | 1991-12-18 | 1994-02-01 | Kelco Water Engineering, Inc. | Method and apparatus for recycling R/O waste water |
| US5232874A (en) * | 1992-06-22 | 1993-08-03 | Micron Technology, Inc. | Method for producing a semiconductor wafer having shallow and deep buried contacts |
| JP2599560B2 (ja) * | 1992-09-30 | 1997-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ケイ化タングステン膜形成方法 |
| DE4440857C2 (de) * | 1993-11-16 | 2002-10-24 | Hyundai Electronics Ind | Verfahren zur Herstellung einer Gateelektrode einer Halbleitervorrichtung |
| US5429979A (en) * | 1994-07-13 | 1995-07-04 | Industrial Technology Research Institute | Method of forming a dram cell having a ring-type stacked capacitor |
| US5480830A (en) * | 1995-04-04 | 1996-01-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making depleted gate transistor for high voltage operation |
| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
-
1995
- 1995-10-31 US US08/551,092 patent/US5849629A/en not_active Expired - Fee Related
-
1996
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797651A (en) * | 1980-12-08 | 1982-06-17 | Ibm | Method of producing semiconductor device containing tungsten silicide layer |
| JPH0239527A (ja) * | 1988-07-29 | 1990-02-08 | Tokyo Electron Ltd | 金属シリサイド膜の形成方法 |
| JPH02237025A (ja) * | 1989-03-09 | 1990-09-19 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03227516A (ja) * | 1990-02-01 | 1991-10-08 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04225223A (ja) * | 1990-03-30 | 1992-08-14 | Siemens Ag | 高密度集積回路用導電層又は構造物の製法及び装置 |
| JPH04150020A (ja) * | 1990-10-12 | 1992-05-22 | Mitsubishi Materials Corp | 高融点金属シリサイド膜形成用スパッタリングターゲット |
| JPH04294532A (ja) * | 1991-03-22 | 1992-10-19 | Sony Corp | タングステンシリサイド膜の形成方法 |
| JPH04373124A (ja) * | 1991-06-21 | 1992-12-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH06163426A (ja) * | 1992-11-25 | 1994-06-10 | Fujitsu Ltd | 化学気相成長方法 |
| JPH0969496A (ja) * | 1995-05-03 | 1997-03-11 | Applied Materials Inc | 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242065A (ja) * | 1997-02-20 | 1998-09-11 | Siemens Ag | ポリシリコン層及び層構造の製造方法並びにパターニング方法 |
| JP2008187190A (ja) * | 2008-02-21 | 2008-08-14 | Renesas Technology Corp | タングステンシリサイド膜の形成方法及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023750A (ko) | 1997-05-30 |
| EP0772231A3 (en) | 1998-09-30 |
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