KR100267000B1 - 반도체 기판의 표면상에 전도성 라인을 형성하는 방법 - Google Patents

반도체 기판의 표면상에 전도성 라인을 형성하는 방법 Download PDF

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Abstract

반도체 기판상에 저저항율의 전도성 라인들을 형성하는 방법이 개시되어 있다. 이러한 방법을 실행함에 있어서, 멀티 챔버 툴을 사용하여 작업 편(work piece)을 진공 환경하에서 유지하면서 기판 표면 상에 도핑된 제1폴리실리콘 층을 형성하고, 도핑된 층 상에 도핑되지 않은 제2폴리실리콘 층을 형성하고, 기판을 제2챔버로 이동시킨후 도핑되지 않은 제2폴리실리콘 층 상에 실리사이드 함유층을 형성함으로써 유리하다. 폴리실리콘 또는 실리사이드 층을 피착시키는데 스퍼터링과 같은 각종 기술들을 사용할 수 있다. 이러한 방법에 의해 폴리실리콘에서 실리사이드가 분리되는 것이 제거되어 수율이 높아진다.

Description

반도체 기판의 표면상에 전도성 라인을 형성하는 방법
본 발명은 일반적으로 반도체 기판용의 전도성 부재(conductive members)를 형성하는 것에 관한 것으로, 특히 폴리실리콘 및 실리사이드 층(polysilicon and silicide layers)을 포함하는 전계 효과 반도체 소자(field efffect semiconductor devices)용의 게이트 도체(gate conductors)를 형성하는 것에 관한 것이다.
일반적으로 반도체 웨이퍼 공정(semiconductor wafer processing)에는 반도체 웨이퍼의 바디(body) 내로 도펀트(dopants)를 주입시키는 단계뿐 아니라, 반도체 웨이퍼의 표면 상에 하나 또는 그 이상의 서로 다른 물질층을 피착시키는 단계도 포함된다. 이들 층들은 절연성, 전도성 또는 반전도성일 수 있다.
다층의 소자들(multi-layered divices)을 형성할 시에는, 희망의 피착 또는 형성 층은 인접하는 층들에 의해서 뿐만 아니라 그 희망의 층을 형성 또는 피착하는데 사용되는 공정(process) 및 장치에 의해서도 영향을 받을 수 있는 것으로 알려져 있다.
이러한 공정에 의해 제조된 반도체 소자들은 소형이므로 인접한 층들의 특성(character) 또는 사용된 장치나 방법에 의해 유발된 임의 변화가 복잡해져 최종 반도체 소자의 특성에 예기된 것보다 많은 영향을 미칠 수 있게 된다.
예를 들어, 상보형 금속 산화물 실리콘(CMOS) 전계 효과 트랜지스터(FET) 소자 쌍에 있어서는 실리사이드화 폴리실리콘 게이트를 사용하는 것이 바람직한데, 이것은 도핑된 폴리실리콘 게이트 도체의 시트 저항(sheet resistance)을 감소시켜 실리사이드가 FET의 동작 속도를 향상시키기 때문이다.
이러한 실리사이드 층을 형성하는 공정으로서는 일반적으로 2가지가 실용화 되어 있다. 제1공정은 실리콘 웨이퍼를 절연 산화물이나 또는 질화물층으로 코팅한 후 상기 실리콘 또는 폴리실리콘의 부분들을 노출(expose) 또는 언커버(uncover)하도록 패터닝(patternig)시키는 자기정렬식(self aligned)[살리사이드(salicide)]공정이다. 이러한 패터닝 단계에 후속하여, 웨이퍼 전체상에 티타늄 또는 코발트 등의 실리사이드 형성 금속층을 피착시켜 피착된 금속층의 부분들을 노출된 실리콘과 인접시킨다. 다음에 이 금속층을 어닐링(annealing), 즉 가열시킴으로써 실리콘과 금속이 접착되어지는 곳마다 실리사이드가 형성되어진다. 어닐링 공정중에 실리콘과 이것에 인접하는 금속이 반응하여 실리사이드, 예를 들어, 티타늄 실리사이드(TiSix) 또는 코발트 실리사이드(CoSix)-여기서 X는 내화금속에 대한 실리콘의 비로서 통상 2 내지 3.5임-가 형성된다. 절연층상에 놓인 피착된 금속층의 영역들은 비반응 상태로 남아있으며, 어닐링이 완료된 후 공지된 공정에 의해 비반응 금속을 제거시킬 수 있다.
상술된 살리사이드 공정은, 이용가능하며 또한 한정된 두께의 실리사이드만을 생성할 수 있는 금속 종류(the types of metals)에만 한정된다. 이러한 한정에는 최저 가능한 시트 저항(sheet resistance)을 갖는 실리사이드의 형성은 제외된다. 이것은 실리사이드가 게이트 접점(gate contacts)으로서 사용될 때, 게이트의 시트저항에 관련된 최종 소자의 속도도 또한 제한적이라는 것을 의미한다. 더우기, 이러한 어닐링 공정을 이용하여 웨이퍼 표면 상에 전도성 라인들(conductive lines)을 동시에 형성하면, 이들 전도성 라인간의 간격(separation)의 최소폭은 인접한 실리사이드의 형성에 의해 브릿징(briging) 되지 않을 정도의 폭에만 한정된다. 발생된 이와 같은 브릿징은 브릿징된 라인들 사이에서 단락(short circuits)을 발생시킨다. 비록 이러한 브릿징을 나중에 레이저 트리밍(laser trimming)에 의해 제거할 수는 있지만, 대부분의 경우 비용(cost)이 엄청나게 드는 추가의 검사, 공정 및 테스팅 공정들을 부수적으로 필요로 한다.
제2실리사이딩 공정은 실리콘 웨이퍼를 다결정(polycrystalline) 실리콘층으로 코팅하고, 불산의 증기로 세정한 후, 화학 기상 피착(chemically vapor deposited) 또는 물리 기상 피착(physically vapor deposited)된 금속 실리사이드 층으로 코팅시키는 공정이다. 전형적으로, 통상 인을 폴리실리콘 또는 실리사이드 층 내로 도핑(doping)시킨 후, 약 900℃에서 어닐링을 행하여 도펀드(dopant)를 분산 및 활성화시킨다.
비록 이와 같은 공정에 의해 저 저항성 실리사이드가 형성되지만, 상기 제1공정과 비교해 보면 독립된 여러 단계로 이루어지며, 비용이 많이 들고 결함 밀도가 높아진다. 또한, 산화(oxidization) 및 실리사이드 변형 어닐(silicide transformation anneals) 등과 같은 후속의 필요한 공정 단계중에, 실리사이드 아래에 있는 인이 도핑된 다결정 층에 공극(voids)이 발생될 수 있다. 또한, 불산 산화물 제거 단계에서 그 아래에 있는 폴리실리콘 표면 상에 어떠한 산화물이라도 남아있으면, 형성된 금속 실리사이드 층은 폴리실리콘 표면에 양호하게 접착되지 않아 후속의 공정 단계중에 실리사이드가 그 아래에 있는 폴리실리콘 층의 표면을 리프트 오프(lift off)하게 된다. 이와 같은 두가지 결과에 의해 소자의 수율은 상당한 영향을 받게되어 소자의 비용이 증가하게 된다.
따라서, 종래 기술의 공정에서 상기에서 기술된 모든 제한들을 제거시키는 공정을 갖는 것이 매우 바람직하다.
제1도는 반도체 기판의 표면상에 각종 층이 제공되는 본 발명에 따라 제조된 전계 효과 트랜지스터의 전형적인 게이트 스택 구조(gate stack structure)의 단면도.
제2도는 웨이퍼를 제1챔버에서 처리하는 본 발명의 공정에서 사용되는 단순한 멀티-챔버 툴(multi-chambered tool)의 개략 단면도.
제3도는 웨이퍼를 제2챔버에서 처리하는 제2도에서 도시된 챔버 툴의 개략도.
* 도면의 주요부분에 대한 부호의 설명
12 : 반도체 기판 또는 웨이퍼 14 : 도핑된 다결정 실리콘 층
16 : 도핑되지 않은 다결정 실리콘 층 17 : 실리사이드 층
본 발명은 종래기술 공정에서의 두께 제한 및 시트 저항 제한을 상당히 감소시키거나 제거시킨 폴리실리콘 게이트 도체를 형성하는 공정에 관한 것이다.
또한, 본 발명은 실리사이드화될 때 게이트 접점이 지금까지는 얻을 수 없었던 시트 저항을 갖게되는 저 저항의 서로 다른 금속을 이용할 수 있다.
본 발명은 반도체 표면 상에 티타늄 실리사이드 또는 코발트-실리사이드 보다 열적 안정성은 높고 시트 저항은 낮은 전도성 영역을 형성하는 공정에 관한 것이다.
본 발명은 또한 반도체 표면 상에 거의 응력(stress)이 없는 전도성 영역을 형성하는 공정에 관한 것이다.
본 발명의 공정에 의해, 선택된 금속의 백분율은 그 전체 두께에 대해 실리사이드 층의 총 함유량중 약 33%에서 거의 균일하며 약 67%에서 실리콘 함유량이 남게 되는 실리사이드 전도층이 형성된다.
본 발명은 도핑된 다결정 층을 도핑되지 않은 다결정 층으로 오버코팅(overcoating)하고 그 위에 비산화(non-oxidizing) 환경중에서 실리사이드를 형성함으로써 상기 바람직한 목적들을 달성한다.
본 발명은 반도체 기판의 표면상에 전도성 영역을 형성하는 방법으로서, 반도체 기판을 피착 챔버(deposition chamber) 내에 위치시킨 후 상기 반도체 기판 상에 도핑된 다결정 실리콘 층을 피착시키는 단계와, 상기 도핑된 다결정 실리콘 층을 도핑되지 않은 다결정 층으로 오버 코팅하는 단계와, 상기 도핑되지 않은 다결정 층상에 실리사이드를 형성하는 단계를 포괄적으로 포함하고 있다.
제1도는 반도체 기판 또는 웨이퍼(12)의 표면상에 본 발명에 따라 제조된 전계 효과 트랜지스터(field effect transistor)의 전형적인 실리사이드화 폴리실리콘 구조를 단면으로 도시한 것이다.
개략적으로 기술하자면, 이러한 실리사이드 폴리실리콘 구조를 제조하는 공정은, 본 발명에 따르면, 부분적으로 처리된 반도체 기판(12)을 선택하는 단계와 그 기판의 상부면 상에 인 원자를 도핑시킨 다결정 실리콘 층(14)을 피착하는 단계를 필요로 한다. 도핑된 다결정 실리콘층(14)상에 도핑되지 않은 다결정 실리콘층(16)을 피착시킨다. 도핑되지 않은 다결정 층(16) 상에 실리사이드 층(17)을 후술된 바와 같이 형성한다. 기판(12)은 FET 게이트 유전체, 노출된 결정 실리콘 또는 필드 유전체 층들을 포함할 수 있으며, 이들 층상에는 실리사이드화 폴리실리콘 접속층을 형성하는 것이 바람직하다.
실리사이드 층(17)의 형성후에, 실리사이드 층(17)과 그 아래에 있는 층들을 기판 표면상에 바람직한 도체 구조가 형성되도록 에칭시킨다. 제1도에서는, 바람직한 구조를 에칭 채널(etched channels, 19)에 의해 분리되는 다수의 아일랜드(islands, 18)로 도시하였다. 이러한 바람직한 구조는 본 기술 분야에서는 공지되어 있는 바와 같이 전도성 라인, FET 게이트, 단결정 영역 또는 다른 필요한 요소(elements)로 형성될 수 있다는 것에 주목할 필요가 있다.
본 발명의 공정은 Applied Materials Model 5200 Centura tool과 같은 소위 클러스터형 멀티-챔버 피착 툴(clustered multi-chambered deposition tool)로 행하는 것이 바람직하다. 이 툴은 처리해야할 반도체 웨이퍼들을 툴로부터 제거시키지 않으면서 서로 다른 분위기들을 유지할 수 있는 공통 중앙 챔버에 연결된 다수의 처리 챔버로 이루어진다. 이러한 장치는 현재 시장에서 쉽사리 구입 가능하며 상업상 주요 산물이므로 더 이상의 상세한 설명은 생략하기로 한다.
지금부터, 본 발명의 공정이 상술된 Applied Materials Centura 5200 피착 툴에서 행해지는 것에 대해 기술하고자 한다.
이러한 툴의 단순한 개략도가 제2도에서 도시되어 있으며, 기본적으로 이송스테이션(transfer station, 20) 및 인접한 두개의 공정 챔버(21 및 22)를 구비하고 있다. 이들 챔버(20,21 및 22) 모두는 동일한 분위기를 갖거나 서로 다른 고유의 분위기를 유지할 수 있도록 구성된다. 상기 툴은 반도체 웨이퍼나 기판들을 툴이나 내부에 보존된 분위기를 외부로 내보내지 않고 챔버간 이송이 가능하도록 구성되어 있다.
본 발명의 공정에 있어서, 웨이퍼(12)를 이송 스테이션(20) 내에 위치시키고, 이송 스테이션과 챔버(21 및 22)를 가스 공급원(26)으로부터 나온 약 600 SCCM 흐름의 알곤(Ar)과 같은 불활성 가스로 채운다. 이러한 툴에서는 일반적인 바와 같이, 가스 공급원은 공정시에 사용되는 모든 가스들을 함유하도록 설계되어 있으며, 연결용 입구 포트(25a,25b 및 25c)를 통해 모든 챔버와 연결되어, 선택된 흐름의 각종 가스가 각 챔버 내로 선택적으로 도입될 수 있다. 입구 포트(25)는 각 챔버에 서로 다른 가스를 제공하는 독립된 다수의 도관들(conduits)로 구성되어 있다.
이후에, 실리콘 웨이퍼 또는 기판(12)을 제1챔버(21) 내에 위치시킨 후, 적당한 지지체(23)에 의해 고정 위치에서 유지시킨다. 그 후, 챔버를 밀봉시키고 탈기시킨다. 다음에는, 웨이퍼를 약 650℃로 가열시키며, 이때 챔버(21)내 압력은 80Torr로 상승되어진다. 여기서는 가스 공급원(26)으로부터의 약 50 SCCM 흐름의 포스핀(phosphine) 등의 도펀트 가스와 약 500 SCCM의 실란(silane)을 포함하는 반응물 가스(reactant gases)를 약 120초의 기간 동안 챔버(21) 내로 도입시켜 웨이퍼(12)의 표면 상에 약 185nm 두께의 폴리실리콘 층(14)을 형성한다. 이 층(14)에는 인이 약 3×1020의 인 원자/cm3밀도로 인 시투(in situ) 도핑되는 것이 바람직하다.
도핑된 폴리실리콘의 바람직한 두께가 달성되면 인 가스의 흐름을 종료시킨다.
종래기술의 공정에서는 일단 도핑된 폴리실리콘 층(14)으로 웨이퍼가 코팅되어지면, 툴에서 제거하여 별도의 툴로 이송시켜 내화 금속층을 피착시킨 후 그 위에 실리사이드을 형성하였다. 폴리실리콘 층(14)으로 코팅된 웨이퍼를 이와 같이 제거시켜 실온 환경에 노출시키면, 도핑된 폴리실리콘(14)의 표면상에는 산화물층이 신속하게 자연적으로 형성된다. 상술된 불산 증기 단계에서 제거시키려고 한 것이 바로 이 산화물 층이었다.
본 발명자들은 폴리실리콘의 표면을 충분히 세정하더라도 그 위에 형성되는 실리사이드는 양호하게 접착되지 않을 수 있다는 것이 발견하였다.
웨이퍼를 동일한 장치에서 처리되도록 보존하며 스테이션간의 이송중에 기판을 화학적으로 비활성인 비산화 환경에서 보존함으로써, 본 발명은 도핑된 폴리실리콘의 표면상에 유해한 산화물이 형성되는 것을 방지한다. 산화물의 형성을 방지시킴으로써 그것의 제거에 연관된 문제점들이 제거된다.
본 발명자들은 또한 도핑된 폴리실리콘 층의 표면상에 직접 실리사이드가 형성됨으로써 텅스텐 실리사이드가 폴리실리콘 계면(interface)에서 텅스텐이 매우 풍부해진다는 것을 발견하였다. 텅스텐 실리사이드를 어닐링시켜 고저항의 6각형 피착 형태에서 저저항의 4각형 결정상(crystal phase)으로 변형시킬 때, 도핑된 폴리실리콘 층에는 큰 공극이 형성되어 실리사이드와 그 아래에 있는 폴리실리콘과의 접착에도 영향을 미친다. 또한, 텅스텐이 풍부한 텅스텐 실리사이드막은 변형 어닐링 중에 매우 긴장(tensile)되어 균열(cracking)이 발생하여 폴리실리콘 층에서 실리사이드가 분리되어진다.
본 발명은 인이 도핑된 층(14)을 형성한 후에 웨이퍼를 챔버(21)에 보존시키고, 도핑된 층(14)의 표면 상에 도핑되지 않은 폴리실리콘 층(16)을 바로 형성함으로써 상기한 문제점들을 해결한다. 웨이퍼를 툴에서 제거하지 않은 상태로, 도핑된 층(14)과 후속하여 피착된 금속 오버코팅 사이에 이 도핑되지 않은 층(16)을 설치함으로써, 형성되는 실리사이드의 핵형성(nucleation) 및 접착이 양호하게 실현되며, 종래 기술의 공정에서 초래되는 공극 형성이 방지 또는 제거되어진다.
따라서, 여기서는 층(14)으로 코팅된 웨이퍼(12)를 툴에 남겨놓은 채, 도핑된 폴리실리콘 층(14)의 표면 상에 약 30nm 보다 두터운 두께를 갖는 충분히 두터운 도핑되지 않은 새로운 폴리실리콘 층(16)이 바로 형성된다. 도핑되지 않은 폴리실리콘의 두께는 실리사이드 형성 금속이 사실상 도핑되지 않은 폴리실리콘에만 반응하는 것을 보증하도록 선택된다.
인의 공급원(source)을 차단시킨 후, 실란 가스의 흐름을 추가 15초 동안 보존함으로써 도핑된 층(14) 상에 도핑되지 않은 폴리실리콘 층(16)이 형성된다. 이러한 실란의 흐름에 의해 도핑되지 않은 폴리실리콘 층(16)이 약 45nm의 두께로 형성된다.
도핑되지 않은 폴리실리콘 층(16)이 희망하는 두께로 성장되면, 실란의 흐름을 차단시켜 이송 스테이션(20)과 챔버(21 및 22)에는 다시 800 SCCM흐름의 알곤과 같은 불활성 또는 비산화 분위기가 밀려들어 그곳에 있던 임의의 잔류가스가 분출되어진다.
폴리실리콘으로 코팅된 기판을 실리사이드 형성 금속 또는 실리사이드가 형성되어지는 온도 근방으로까지 냉각시키는 것이 바람직하지만 필수사항은 아니다.
여기서는 처리된 웨이퍼를 어떠한 화학적으로 활성인 물질 또는 환경에도 노출시킴이 없이 제1챔버에서 이송 스테이션(20)을 통해 제2챔버(22)로 이송시킨다. 웨이퍼는 제3도의 챔버(22)에 도시되어 있다.
또는, 웨이퍼를 제2피착 챔버(22)로 이송시키기 전에, 도시되지 않았지만 Centura 툴의 부분인 냉각 스테이션에서 저압, 비산화 환경을 여전히 보존하면서 냉각시킬 수 있다. 이 단계는 기판을 실리사이드 형성 금속 피착 챔버에서 처리하기에 적합한 온도로까지 냉각시키는데 요구되는 시간을 상당히 단축시킬 것이다.
여기서는 도핑된 폴리실리콘 층(14)으로 코팅되고 도핑되지 않은 폴리실리콘층(16)으로 오버코팅된 실리콘 기판(12)을 제2챔버(22)에 위치시켜 가스 분배관 또는 매니폴드(manifold, 25c) 근방의 고정 위치에 보유시킨다. 다음에 챔버를 밀봉시키고 탈기시킨다. 어느 한 분위기에서 알곤과 같은 가스 공급원(26)으로부터의 불활성 가스를, 챔버의 온도를 550℃로 유지하면서 약 600 SCCM의 유속으로 입구포트(25c)를 통해 챔버 내로 도입시킨다. 웨이퍼를 이 온도에서 적어도 45초의 기간 동안 보존시켜 기판 온도를 안정화시킨다.
기판이 일단 안정화되면, 알곤의 흐름을 유지시키면서, 3.5 SCCM의 가스상 텅스텐 헥사플루오라이드와 함께 약 175 SCCM의 가스상 디클로로실란(DCS)을 약 130초의 기간 동안 챔버 내로 도입시킨다. 이러한 작업의 처음 15초 동안은 도핑되지 않은 폴리실리콘 층(16) 상에 텅스텐 실리사이드가 직접 핵형성을 시작하고, 나머지 시간 동안에는 층이 두터워져 도핑되지 않은 폴리실리콘 층(16) 상에 약 250nm 두께의 층(17)이 형성된다.
텅스텐 실리사이드가 요구되는 두께에 도달하면, 텅스텐 헥사플루오라이드가스를 차단시키고 디클로로실란가스를 약 25초 동안 약 175 SCCM으로 보존시켜 텅스텐 실리사이드 층(17)의 표면(18, 제1도)을 패시베이션(passivate)한다.
이러한 패시베이션 단계가 종료되면, 디클로로실란 가스는 차단되지만 알곤의 흐름은 계속 유지시키고, 챔버에서 디클로로실란 가스를 제거하기 위해 웨이퍼는 추가 20초 동안 챔버에서 유지된다. 이러한 사이클(cycle)의 종료시에 실리사이드화 웨이퍼는 냉각되어 에칭등과 같은 다른 처리를 행하도록 툴에서 제거된다.
상술된 공정에 의해 도핑된 폴리실리콘 층(14)의 표면을 사전 세정할 필요가 없어지고, 종래 기술 공정에서 사용된 이온 주입(ion implant) 단계를 필요로 하지 않게 된다.
실리사이드 층(17)과 인이 도핑된 폴리실리콘 층(14) 사이에 형성되는 도핑되지 않은 폴리실리콘 층(16)의 도입으로 도핑된 폴리실리콘 층(14) 중에 큰 공극이 형성되는 것이 방지되며 텅스텐 실리사이드 층(17)의 균열 또는 박리(peeling)가 방지된다.
지금까지는 본 발명을 특정의 바람직한 실시예에 대해서만 기술하였지만, 본 발명의 사상 및 범주를 벗어나지 않는 한 당업자라면 상기 실시예에 대한 변형 및 수정이 가능하다는 것은 주지의 사실이다.

Claims (7)

  1. 반도체 기판의 표면 상에 전도성 라인을 형성하는 방법에 있어서, a) 인접한 다수의 피착 챔버(deposition chambers)를 구비한 툴(tool)을 포함하는 피착 환경(deposition environment)을 제공하는 단계와, b) 반도체 기판을 제1피착 챔버내에 위치시키는 단계와, c) 상기 반도체 기판의 표면 상에 다결정 실리콘 층을 실질적으로 일정한 비율로 피착시켜 2개의 층-여기서, 제1층은 상기 기판의 표면 상에 실질적으로 균일하게 도핑된 제1두께의 다결정 실리콘으로 구성되고, 제2층은 상기 제1두께보다 실질적으로 더 얇은 두께를 갖는 도핑되지 않은 다결정 실리콘으로 구성됨-을 형성하는 단계와, d) 상기 기판을 화학적으로 비활성인 환경중에서 유지하는 단계와, e) 상기 화학적으로 비활성인 환경중에서 상기 기판을 유지하면서 상기 기판을 상기 툴 내의 상기 제1챔버에서 제2챔버로 이송시켜, 상기 기판이 화학적으로 활성인 환경에 노출되는 것을 방지시키는 단계와, f) 상기 도핑되지 않은 다결정 실리콘 층 상에 전도성 실리사이드 층(conductive silicide layer)을 형성하는 단계를 포함하는 전도성 라인 형성 방법.
  2. 제1항에 있어서, 상기 도핑된 다결정 실리콘 층은 상기 기판을 실란과 인 가스(silane and phosphorus gases)에 동시에 노출시키고, 상기 기판을 약 650℃에서 보존시킴으로써 형성되는 전도성 라인 형성 방법.
  3. 제1항에 있어서, 상기 도핑되지 않은 다결정 실리콘 층을 형성하기 위해, 선택된 기간 후에는 인 가스를 차단(shut off)시키고, 추가의 기간 동안 실란 가스 중에서 상기 기판을 유지시키는 단계를 더 포함하는 전도성 라인 형성 방법.
  4. 제1항에 있어서, 도핑된 다결정 실리콘 층과 도핑되지 않은 다결정 실리콘층의 2중 층으로 코팅된 상기 기판을 가스상 디클로로실란 및 텅스텐 헥사플루오라이드(gaseous dichlorosilane and tungsten hexafluoride)에 노출시키는 전도성 라인 형성 방법.
  5. 제1항에 있어서, 도핑된 다결정 실리콘 층과 도핑되지 않은 다결정 실리콘층의 2중 층으로 코팅된 상기 기판을 알곤과 스퍼터된 텅스텐 실리사이드 분위기(an atmosphere of argon and sputtered tungsten silicide)에 노출시키는 전도성 라인 형성 방법.
  6. 제1항에 있어서, 상기 툴내의 챔버들은 약 650℃로 가열되고, 상기 도핑된 다결정 실리콘 층은, 상기 제1챔버 내의 압력을 약 80 Torr로 설정하는 단계와, 상기 기판을 약 500 SCCM의 실란과 약 50 SCCM의 포스핀(phosphine)에 약 120초의 기간 동안 동시에 노출시켜 인이 약 3×1020의 인 원자/cm3밀도로 도핑된 다결정 실리콘을 형성하는 단계와, 상기 포스핀 가스를 상기 120초 후에는 차단시키고, 상기 실란의 흐름을 15초 동안 속행하는 단계를 포함하는 전도성 라인 형성 방법.
  7. 제1항에 있어서, 상기 전도성 실리사이드는 상기 제2챔버 내의 상기 기판을 약 175 SCCM의 가스상 디클로로실란 흐름과 약 3.5 SCCM의 가스상 텅스텐 헥사플루오라이드 흐름에 약 130초 기간 동안 노출시키고, 상기 텅스텐 헥사플루오라이드를 상기 약 130초 후에는 차단시킴으로써 형성되며, 상기 텅스텐 헥사플루오라이드가 차단된 후 추가의 약 25초 동안 약 175 SCCM의 가스상 디클로로실란 흐름을 유지시킴으로써 상기 형성된 실리사이드를 패시베이션(passivate)하는 단계를 더 포함하는 전도성 라인 형성 방법.
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