KR19990023801A - 반도체장치의 제조방법 - Google Patents

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Abstract

실리콘기판상에 형성되는 반도체소자의 소정영역에 고융점 금속의 실리사이드층을 형성하는 반도체장치의 제조방법에서 실리사이드화 반응의 저해를 방지하여 막두께가 얇은 저저항의 실리사이드층을 바람직하게 형성한다.
티탄막 (107) 위에 막응력이 1×1010dyne/㎠ 이하의 질화티탄막 (108) 을 형성하고, 그 후의 열처리로 티탄실리사이드층 (109) 을 형성한다. 질화티탄막 (108) 중의 질소량은 원자수로 티탄의 30 ％ 이상 80 ％ 이하로 한다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체기판의 확산층이나 폴리실리콘전극 등의 표면에 자기정합적으로 고융점 금속의 실리사이드막을 형성하는 방법에 관한 것이다.
반도체소자의 미세화나 고밀도화에 따라, 현재는 0.15 ∼ 0.25 미크론의 치수기준으로 설계된 메모리 디바이스나 로직 디바이스 등의 고집적화의 반도체장치가 제공되고 있다. 이와 같은 반도체장치의 고집적화에 따라, 게이트 전극길이나 확산층폭의 축소나, 이들의 막두께의 저감이 요구되게 된다. 그러나, 이들 게이트 전극길이나 확산층폭의 축소나 막두께의 저감은, 필연적으로 이들의 전기저항의 증가를 초래하여, 회로의 지연에 큰 영향을 미치게 된다. 따라서, 미세화된 소자에서는, 폴리실리콘으로 형성된 게이트전극이나, 단결정 실리콘기판의 확산층의 표면영역에 실리사이드층을 형성하여 저저항화를 도모하고 있다.
이 실리사이드층은, 특히 고융점 금속막을 사용한 실리사이드층을 자기정합으로 형성되는 실리사이드화 기술에 의해 형성된다. 도 8 및 도 9 는 이와 같은 실리사이드막의 제조방법의 일례를 공정순으로 나타낸 단면도이다. 먼저 도 8(a) 와 같이, 실리콘기판 (101) 의 소정의 영역에 LOCOS 법으로 소자분리절연막 (102) 이 형성된다. 또, 실리콘기판 (101) 의 소자영역에는 내압향상을 위한 불순물이 이온주입되고, 열산화법에 의해 게이트절연막 (103) 이 형성된다. 이어서, CVD 법으로 전면 (全面) 에 막두께 150 ㎚ 정도의 폴리실리콘막이 형성되고, 인 등의 불순물이 도핑되어 저저항화된다. 그 후, 포토리소그래피 기술로 패턴형성하여 게이트전극 (104) 이 형성된다. 그런 후에 CVD 법으로 전면에 실리콘산화막이 퇴적되고, 또 이방성 에칭에 의해 이 실리콘산화막을 에칭함으로써, 게이트전극 (104) 의 측면에 스페이서 (105) 가 형성된다. 그리고, 실리콘기판 (101) 에 대하여 비소나 보론 등의 불순물이 이온주입되고, 800 내지 1000 ℃ 의 열처리로 소오스·드레인영역으로서의 확산층 (106) 이 형성된다. 이어서, 도 8(b) 와 같이, 스퍼터법으로 전면에 50 ㎚ 정도 막두께의 티탄막 (107) 이 형성된다. 그리고, 상압의 질소분위기 중에서 램프어닐장치 등을 이용하여 600 ∼ 650 ℃ 온도에서 30 ∼ 60 초간의 열처리가 행해진다. 그럼으로써, 티탄막 (107) 은 질소의 확산에 의해 질화티탄막 (112) 이 되고, 또한 게이트전극 (104) 이나 확산층 (106) 등의 실리콘에 접촉되어 있는 영역에서 실리사이드화 반응이 실시되어, 도 8(c) 과 같이 그 계면에 티탄실리사이드 (109) 가 형성된다. 이 티탄실리사이드층 (109) 은 60 μΩ·㎝ 정도의 전기저항율이 높은 결정구조의 C49 구조 티탄실리사이드막이다. 그런 후, 도 9(a) 와 같이, 암모니아 수용액과 과산화수소수가 혼합된 화학약액으로 실리사이드화되어 있지않은 질화티탄막 (108) 을 에칭제거한다. 그럼으로써, 상기 티탄실리사이드층 (109) 만이 실리콘의 표면에 남는다. 또한, 상압의 질소분위기 중에서 850 ℃ 정도의 제 2 열처리를 60 초 정도 행하면, 도 9(b) 와 같이 상기 C49 구조의 티탄실리사이드층 (109) 은, 20 μΩ·㎝ 정도의 전기저항율이 낮은 결정구조의 C54 구조의 티탄실리사이드막 (111) 으로 바뀐다.
상기 티탄실리사이드층 (109) 의 형성을 질소분위기에서 행하는 것은 다음의 이유에서 기인한다. 티탄과 실리콘의 실리사이드반응에 있어서는, 확산종은 실리콘이다. 여기에서, 실리콘은 확산에 의해 소자분리절연막 (102) 등의 산화막 위도 확산되고 이 산화막 위에까지 확산된 실리콘이 티탄과 반응하면, 산화막 위에도 티탄실리사이드층이 형성되어 산화막에 의한 절연이 불량해지고, 소위 과도 성장 (overgrowth) 이 발생한다. 이것을 방지하기 위해서는, 질소분위기에서의 열처리를 행함으로써 티탄과 질소가 반응하여 질화티탄을 형성시킨다. 이 질화티탄의 반응온도는 실리사이드 반응온도보다 낮기 때문에, 산화막 위의 티탄은 질화티탄의 막형성에 소비되어 실리콘과 반응하지 않게 되며, 상기한 티탄실리사이드층이 형성되지 않는다. 그럼으로써, 실리콘영역에만 자기정합적으로 티탄실리사이드층을 형성할 수 있게 된다.
이와 같은 과도 성장을 방지하여 티탄실리사이드층을 형성하는 제조방법으로서는, 예를 들면 일본 특허출원 평7-303928 호나 특허출원 평8-263906 호에 기재된 기술을 이용할 수 있다. 이 제조방법은 도 8(a) 에서 설명한 공정과 마찬가지로 도 10(a) 와 같이 실리콘기판 (101) 에 소자분리절연막 (102), 게이트산화막 (103), 게이트전극 (104), 스토퍼 (105) 를 형성한 후, 도 10(b) 와 같이 스퍼터법에 의해 전면에 20 ㎚ 정도의 티탄막 (107) 과 질화티탄막 (113) 을 형성한다. 이어서, 아르곤분위기에서 열처리를 실시하여 도 10(c) 와 같이 실리콘과 티탄막 (107) 의 계면에 티탄실리사이드층 (109) 을 형성한다. 이 때, 티탄막 (107) 과 질화티탄막 (113) 이 반응하여 질소함유티탄막 (114) 이 된다. 그 후, 도 11(a) 와 같이 암모니아수용액과 과산화수소수가 혼합된 화학약액으로 질소함유티탄막 (114) 을 에칭제거한다. 그럼으로써, 상기 티탄실리사이드층 (109) 만이 게이트전극 (104) 이나 확산층 (106) 등의 실리콘 표면에 남는다. 그 후, 아르곤분위기중에서 800 ℃ 정도의 제 2 열처리를 10 초간 행하면, 도 11(b) 와 같이 C49 구조의 티탄실리사이드층 (109) 은 C54 구조의 티탄실리사이드층 (111) 으로 변화한다.
그런데, 이와 같은 종래의 제조방법은, 자기정합적으로 티탄실리사이드층을 형성하는 데에는 유효하나, 반도체장치의 미세화에 따라 티탄실리사이드막의 박막화를 도모한 경우에 티탄실리사이드층을 적절하게 형성할 수 없는 경우가 있다. 즉, 반도체장치의 미세화에 따라 티탄실리사이드층을 형성하기 위한 티탄막도 박막화할 필요가 있는데, 이 때 티탄에 있어서의 질화반응과 실리사이드반응의 경합이 일어난다. 따라서, 실리사이드층의 두께가 극단적으로 감소하여, 경우에 따라서는 티탄이 모두 질화되어 실리사이드층이 형성되지 않는 경우도 있었다. 특히 실리콘에 비소불순물이 존재하는 경우에는, 실리사이드반응속도가 저하되어 상대적으로 질화반응이 촉진되기 때문에 이와 같은 문제가 현저했다.
또한, 티탄실리사이드층의 형성을 질소분위기에서 행할 때에는 실리사이드 프로세스에 필요한 상전이에 대한 영향을 고려할 필요도 있다. 즉, 도 12 에 C49 구조에서 C54 구조로의 구조 상전이온도의 티탄막두께 의존성을 나타낸다. 동일도면에서 알 수 있는 바와 같이 30 ㎚ 이하의 막두께에서는 질화반응에 의해 티탄중의 질소농도가 증가하여 상전이온도가 상승한다. 따라서, 티탄실리사이드막을 형성한 후에 저저항화를 도모하기 위한 제 2 열처리온도를 통상보다 고온으로 하지 않으면 안되며, 이 열처리가 이미 형성되어 있는 소오스·드레인영역 등의 확산층에 영향을 미쳐서 소자특성을 열화시키는 원인이 된다. 그리고, 고온의 열처리에 의해 실리사이드가 응집하여 고저항이 되기 쉽고, 실리사이드 응집반응과의 온도마진을 저하시킨다는 문제도 갖고 있다.
이에 대하여 상술한 아르곤분위기하의 열처리에 의해 실리사이드를 형성하는 방법에서는, 질소확산을 억제하여 상대적으로 실리사이드반응을 활성화할 수 있는 점에서 유효하다. 아르곤분위기에서의 열처리에서는 질소가 기판에 공급되지 않기 때문에, 티탄막 (107) 으로 질소가 확산되는 한편, 질화티탄막 (108) 중의 질소농도는 저하된다. 그리고, 질소의 확산깊이도 질소분위기에서의 열처리에 비교하여 얕아진다. 이와 같이 티탄막 (107) 중에서의 질소확산이 억제됨으로써, 실리콘에 접촉되는 티탄막 (107) 의 하면측 영역에서의 티탄의 질화반응이 억제된다. 따라서, 소자의 미세화에 따라 티탄막 (107) 의 막두께가 저하된 경우라도, 실리콘과의 접촉영역에서는 필요한 양의 티탄에 의한 실리사이드반응이 확보되어 알맞은 얇기의 실리사이드층이 형성된다.
그러나, 이 방법은 다음과 같은 문제를 갖고 있다. 즉, 이 방법에서는 질화티탄막의 형성후에 열처리를 행하지만, 이 열처리로 인해 질화티탄이 소결되기 때문에 치밀한 질화티탄막이 형성된다. 그 결과, 암모니아와 과산화수소수의 혼합액에 의해 티탄은 제거할 수 있지만, 소결된 질화티탄막을 에칭제거하기가 어려워진다. 따라서, 질화티탄막에 대하여 오버에칭을 행하거나 드라이에칭을 행하는 등의 공정이 필요하게 되는데, 모든 에칭은 티탄실리사이드와 질화티탄의 에칭선택비가 충분하지 못하며, 박막의 실리사이드층을 에칭해버린다. 따라서, 질화티탄의 제거공정에서 실리사이드를 남길 수 없으며, 층저항의 편차가 증가함과 동시에 실리사이드층의 막두께가 극단적으로 얇아져서 실리사이드저항의 저저항화를 도모하기가 어려워진다.
그리고, 상술한 아르곤분위기하의 열처리에 의해 실리사이드를 형성하는 방법은, 열처리로 질화티탄이 소결되어 질화티탄의 막응력이 높아지기 때문에 다음과 같은 문제를 갖고 있다. 절연막으로 둘러싸인 영역에서의 실리사이드반응은 실리사이드층의 형성에 따라 실리사이드층 자체가 실리콘중에 가라앉는 현상이 일어난다. 이것은 실리사이드반응에 기인한 실리콘확산에 의한 것이다. 실리콘확산에 따라 티탄이 실리콘중에 소성변형하여 실리사이드반응이 연속적으로 일어난다. 그리고, 티탄 위에 질화티탄이 있어서 실리사이드층의 가라앉음이 일어나는 경우, 실리사이드의 변형에 따라 티탄막이나 질화티탄막의 소성변형도 발생한다. 이 소성변형은 미세한 선폭을 갖는 실리콘에서는, 절연막에 지지되는 스팬길이가 감소하기 때문에 소성변형에 필요한 힘이 증가한다. 특히, 티탄막 위에 질화티탄막이 형성되면, 이 질화티탄의 막응력의 분량만큼 소성변형되기 어려워진다. 따라서, 이 가는선에서의 질화티탄막의 변형이 억제됨으로써 실리사이드반응속도가 저하된다. 이 세선에서의 실리사이드 반응속도의 저하에 의해 경합반응인 티탄의 질화반응이 우세해져, 실리사이드는 형성되지 않으며 티탄의 질화물만이 형성되게 된다. 즉, 상술한 아르곤분위기하의 열처리에 의해 실리사이드를 형성하는 방법은, 질화반응은 억제할 수 있어서 박막화에는 적합하지만 가는선을 실리사이드화하는 경우에는 여전히 개선의 여지를 지니고 있었다.
본 발명의 목적은 과도 성장을 방지하는 한편, 미세한 선폭을 갖는 소자에 대한 고융점 금속의 박막 실리사이드층의 형성을 가능하게 하며 또 고온열처리에 의한 소자의 특성열화를 방지할 수 있는 반도체장치의 제조방법을 제공하는 데에 있다.
도 1 은 본 발명의 제 1 실시형태의 제조방법을 공정순으로 나타낸 단면도의 그 1 이다.
도 2 는 본 발명의 제 1 실시형태의 제조방법을 공정순으로 나타낸 단면도의 그 2 이다.
도 3 은 콜리메이트 스퍼터법으로 질소함유 티탄막을 형성하는 경우의 질소유량비와 조성의 관계를 나타낸 도면이다.
도 4 는 콜리메이트 스퍼터법으로 형성한 질소함유 티탄막의 조성과 막응력의 관계를 나타낸 도면이다.
도 5 는 콜리메이트 스퍼터법으로 형성한 질소함유 티탄막의 조성과 Ti 실리사이드층 저항의 관계를 나타낸 도면이다.
도 6 은 콜리메이트 스퍼터법으로 형성한 질소함유 티탄막의 조성과 암모니아 수용액과 과산화수소수의 혼합약액에 의한 에칭속도의 관계를 나타낸 도면이다.
도 7 은 저압 원격 스퍼터법 (long throw) 으로 질소함유 티탄막을 형성하는 경우의 질소유량과 조성의 관계를 나타낸 도면이다.
도 8 은 종래의 제조방법의 일례를 공정순으로 나타낸 단면도의 그 1 이다.
도 9 는 종래의 제조방법의 일례를 공정순으로 나타낸 단면도의 그 2 이다.
도 10 은 종래의 제조방법의 다른 예를 공정순으로 나타낸 단면도의 그 1 이다.
도 11 은 종래의 제조방법의 다른 예를 공정순으로 나타낸 단면도의 그 2 이다.
도 12 는 티탄의 C49 구조로부터 C54 구조로의 구조 상전이온도의 티탄막두께 의존성을 나타낸 도면이다.
도면의 주요부분에 대한 부호의 설명
101 : 실리콘기판 102 : 소자분리절연막
103 : 게이트산화막 104 : 게이트전극
105 : 스토퍼 106 : 확산층
107 : 티탄막 108 : 질소함유 티탄막
109 : C49 구조 실리사이드막 110 : 질소함유 티탄막
111 : C54 구조 실리사이드막 112 : 질화티탄막
113 : 질화티탄막 114 : 질소함유 티탄막
상기 문제를 해결하는 본발명에 의하면, 실리콘기판상에 형성되는 반도체소자의 소정영역에 고융점 금속의 실리사이드층을 형성하는 반도체장치의 제조방법에서 실리콘기판에 소자분리용 산화막과 게이트산화막을 형성하고, 상기 게이트산화막 위에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측면에 절연막으로 이루어진 스토퍼를 형성하는 공정과, 상기 실리콘기판에 불순물을 도입하여 소오스·드레인의 확산층을 형성하는 공정과, 전면에 제 1 고융점 금속막을 피착하는 공정과, 그 위에 상기 제 1 고융점 금속막에 질소를 함유한 제 2 고융점 금속막을 피착하는 공정과, 질소원자를 함유하지 않은 분위기에서 열처리를 행하여 상기 제 1 고융점 금속막과 게이트전극 및 확산층의 접촉계면에 고융점 금속실리사이드층을 형성하는 공정과, 상기 제 1 고융점 금속막 및 상기 제 2 고융점 금속막을 제거하는 공정과, 열처리하여 상기 고융점 금속실리사이드층을 상이전시키는 공정을 포함하고, 상기 제 2 고융점 금속막 중의 막응력이 1×1010dyne/㎠ 이하인 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명의 제 1 실시형태를 도 1, 도 2 를 참조하여 설명한다. 먼저, 도 1(a) 와 같이 P 도전형 또는 P 웰이 형성된 실리콘기판 (101) 의 소정의 영역에 LOCOS 법으로 소자분리절연막 (102) 이 형성된다. 또한, 실리콘기판 (101) 의 소자영역에는 채널스토퍼용 불순물이 이온주입되고, 그 위에서 열산화법으로 막두께 8 ㎚ 정도의 게이트절연막 (103) 이 형성된다. 이어서, CVD 법으로 전면에 막두께 100 ㎚ 정도의 폴리실리콘막이 형성되고, 인 등의 불순물이 도핑되어 저저항화된다. 그 후, 포토리소그래피기술로 패턴형성하여 게이트전극 (104) 이 형성된다. 계속해서 CVD 법으로 전면에 막두께 100 ㎚ 정도의 실리콘산화막이 퇴적되고, 또 이방성 에칭에 의해 이 실리콘산화막을 에칭함으로써, 게이트전극 (104) 의 측면에 스페이서 (105) 가 형성된다. 그리고, 실리콘기판 (101) 에 대하여 비소나 보론 등의 불순물이 이온주입되고, 900 ℃ 정도의 열처리로 소오스·드레인 영역으로서의 확산층 (106) 이 형성된다. 여기에서 비소이온의 도즈량은 1×1015이온/㎠ 정도로 설정된다.
이어서, 도 1(b) 와 같이 스퍼터법으로 전면에 20 ㎚ 정도의 막두께의 티탄막 (107) 이 형성되고, 또 그 위에 질소함유 티탄막 (108) 이 20 ㎚ 정도의 막두께로 형성된다. 티탄막 (107) 은 티탄타겟을 아르곤가스로 스퍼터하고, 질소함유 티탄막 (108) 은 티탄타겟을 아르곤과 질소의 혼합분위기에서 스퍼터하는 반응성 스퍼터법으로 형성한다. 질소함유 티탄막 (108) 의 스퍼터는, 예컨대 타겟과 기판 사이에 다수의 구멍을 형성한 콜리메이트판을 설치한 콜리메이트 스퍼터법으로 행한다. 질소함유 티탄막 (108) 의 스퍼터조건은, 타겟의 직경을 300 ㎜, 타겟과 기판간의 거리를 100 ㎜ 로 하고, 콜리메이트판의 두께를 10 ㎜ 구멍의 직경도 10 ㎜ 로 하면, 압력 2 ∼ 4 m Torr, 스퍼터파워 8 ∼ 10 Kw 로 아르곤과 질소의 전체유량에 대한 질소유량을 30 ∼ 50 ％ 조건에서 행한다. 스퍼터파워 9 Kw, 압력 3 mTorr 로 스퍼터를 행한 경우의, 전체유량에 대한 질소유량과, 형성되는 막의 티탄과 질소의 조성 (N/Ti×100) 의 관계를 도 3 에 나타낸다. 질소가 30 ％ 에서는 티탄에 대한 질소의 조성은 34 ％ 정도이며, 질소가 50 ％ 에서는 79 ％ 정도이다. 질소 50 ％ 이하에서는 Ti 타겟표면은 질화되어 있지 않고, Ti 타겟표면이 질화되어 있는 경우에 비해 4 배 이상의 막형성속도를 얻을 수 있다. 타겟표면이 질화되지 않은 조건은, 질소/아르곤 유량비 이외에 압력, 스퍼터파워 등을 적절히 조정함으로써 실현할 수 있다.
그 후, 아르곤 분위기중에 램프어닐장치를 이용하여 700 ℃ 에서 30 초간의 열처리가 행해진다. 그럼으로써, 티탄막 (107) 은 게이트전극 (104) 이나 확산층 (106) 등의 실리콘에 접촉되어 있는 영역에서 실리사이드화 반응이 일어나 도 1(c) 와 같이 그 계면에 C49 구조의 티탄실리사이드막 (109) 이 형성된다. 이 때, 소자분리절연막을 형성하는 산화막 (102) 위에서는 티탄막 (107) 위에 질소함유 티탄막 (108) 이 존재하기 때문에, 열처리시에 질소함유 티탄막 (108) 으로부터의 질소가 티탄막 (107) 에 확산되어 티탄막 (107) 의 상면측에 질소함유 티탄 (110) 이 형성된다. 이로써, 티탄막 (107) 에서의 티탄의 질화반응이 진행되며 확산된 실리콘과 티탄이 산화막 (102) 위에서 반응하는 것에 의한 과도 성장이 제어된다. 또한, 이 열처리를 질소분위기에서 행하면, 질소함유 티탄막 (108) 이 질화를 받아 적어도 그 표면이 질화티탄이 되기 때문에, 에칭속도가 저하되어 많은 오버에칭이 필요해지고 티탄실리사이드의 층저항 상승을 초래하게 된다. 따라서, 이 열처리는 질소를 함유하지 않은 분위기에서 행할 필요가 있으며, 불활성 분위기 또는 진공중에서 행하는 것이 바람직하다.
여기에서 질소함유 티탄막 (108) 의 티탄과 질소의 조성 (N/Ti×100) 과 막응력 (압축) 의 관계를 도 4 에 나타낸다. 막응력은 응력측정장치 (플렉사스사 제조) 를 이용하여 측정하였다. Ti 에 대한 질소농도가 높을수록 압축응력이 커진다. 열처리로 질소함유 티탄막 (108) 의 응력도 압축에서 인장응력으로 변화하지만, 열처리전의 응력이 작을수록 열처리후의 응력변화도 작다. 인장응력이 강할수록 체적감소반응인 실리사이드화 반응은 억제되기 때문에, 질소농도가 낮고 응력이 작은 질소함유 티탄 (108) 막 쪽이 티탄실리사이드막 (109) 의 형성에는 유리하다.
이어서, 도 5 에 티탄과 질소의 조성 (N/Ti×100) 과 0.35 ㎛ 폭의 N 형 확산층에 형성된 티탄실리사이드막 (109) 의 층저항의 관계를 나타낸다. 이 층저항은 뒤에 나타낸 800 ℃ 의 제 2 열처리후의 값이다. Ti 에 대한 N 의 비율이 80 ％ 보다도 커지면 층저항이 갑자기 커진다. 이것은 질소함유 티탄막 (108) 의 큰 응력 때문에 실리사이드화 반응이 저해되었기 때문이다. 따라서, 실리사이드화 반응이 저해되지 않고 저저항의 티탄실리사이드막 (109) 을 형성하는데에는 막응력을 1×1010dyne/㎠ 이하로 할 필요가 있다.
막응력을 상기와 같은 낮은 값으로 하는 관점에서, 질화티탄막 중의 질소량은 원자수로 티탄의 80 ％ 이하로 하는 것이 바람직하며, 55 ％ 이하로 하는 것이 더 바람직하다. 한편, Ti 에 대한 N 의 비율은 바람직하게는 30 ％ 이상, 더 바람직하게는 45 ％ 이상으로 한다. 이렇게 함으로써 실리사이드를 자기정합적으로 형성할 수 있고, 게이트와 확산층간의 누설 전류 증가를 초래하는 일도 없기 때문이다.
이어서 도 2(a)와 같이 암모니아 수용액과 과산화수소수가 혼합된 화학약액으로 티탄막 (107) 과 질소함유 티탄막 (108) 이 반응하여 형성된 질소함유 티탄막 (110) 을 에칭제거한다. 그럼으로써, 상기 티탄실리사이드층 (109) 만이 게이트 전극 (104) 이나 확산층 (106) 등의 실리콘 표면에 남는다.
여기서, 막두께가 100 ㎚ 인 질화티탄의 암모니아와 과산화수소수용액에 의한 에칭속도의 티탄과 질소의 조성 (N/Ti×100) 의존성을 도 6 에 나타낸다. Ti 에 대한 N 의 비율이 작을수록 에칭속도가 커서 Ti 에 대해 N 이 20 ％ 이하에서 급격히 증가한다. N 이 30 ％ 이상에서는 에칭속도의 차이는 작지만, 그래도 N 이 90 ％ 에서 1.9 ㎚ 에 대해 N 이 50 ％ 에서는 약 7 ㎚/min 으로 3.5 배 이상의 에칭속도를 얻을 수 있다. 티탄실리사이드의 에칭속도가 2 ㎚/min 이기 때문에, 질소함유 티탄으로서 N 의 조성이 작은 막을 이용함으로써, 질소함유 티탄과 티탄실리사이드의 에칭 선택비를 크게 할 수 있으며, 티탄실리사이드의 에칭을 최소한으로 머물게 하여 층저항 상승과 균일성의 악화를 방지할 수 있다. 또한, 도면에 도시된 에칭속도는 질소함유 티탄막 (108) 단위에서의 에칭속도이지만, 티탄막 (107) 과의 적층구조에서 아르곤 분위기 중에서 열처리를 행하면, 질소함유 티탄막 (108) 에서 티탄 (107) 으로 질소가 확산되어 질소함유 티탄막 (108) 중의 질소 농도가 내려가기 때문에, 질소함유 티탄막 (108) 단층의 에칭속도보다도 빨라져 더 유리하다.
그 후, 아르곤 분위기 중에서 800 ℃ 정도의 제 2 열처리를 10 초간 행하면, 도 2(b)와 같이 상기한 C49 구조의 티탄실리사이드막 (109) 은 C54 구조의 티탄실리사이드층 (111) 으로 변화한다. 실리사이드층 저항의 질소함유 티탄 (109) 중의 Ti 에 대한 N 의 비율 의존성을 도면에 나타냈는데, 저저항의 실리사이드가 형성가능한 N 비율은 80 ％ 이하이고, N 의 비율 상승에 따라 에칭속도의 저하 및 막응력 증가에 따른 실리사이드화 반응의 저해에 의해, 특히 막응력의 증가 효과에 의해 실리사이드를 저저항에서 형성하는 것이 불가능해진다.
이상의 결과를 정리하면, 일반적으로 콜리메이트 스퍼터법으로 형성한 질화티탄막의 응력은 크지만, Ti 에 대한 N 의 비율을 80 ％ 이하로 하는 질소함유 티탄막으로 함으로써, 막응력을 작게 할 수 있고, 실리사이드화 반응이 저해되는 일이 없으며, 또한 암모니아 수용액과 과산화수소수가 혼합된 화학약액에서의 에칭속도가 질화티탄막에 비해 빠르고, 티탄 실리사이드와의 에칭 선택비가 커져 티탄실리사이드의 저항증가나 균일성의 악화를 방지할 수 있게 되며, Ti 에 대한 N 의 비율을 30 ％ 이상으로 함으로써, 산화막 (102) 위에 티탄실리사이드가 과도 성장하여 게이트와 확산층간 누설 전류가 증가하는 것을 방지할 수 있다. 특히 티탄실리사이드를 저저항으로 안정되게 형성하는데는, Ti 에 대한 N 의 비율을 45 ％ 이상 55 ％ 이하로 하는 것이 바람직하다.
이어서 제 2 실시형태에 대해서 도 1, 도 2 를 참조하여 설명한다. 이 실시형태에서는, 질소함유 티탄막 (108) 의 형성을 Ti 타겟과 기판의 거리를 종래의 스퍼터법보다도 크게 하고, 스퍼터 압력을 종래의 스퍼터보다도 작은 스퍼터 압력으로 행하는 저압 원격 스퍼터법으로 행하고 있다. 이 실시형태도 제 1 실시형태와 동일하고, 도 1(a) 와 같이 실리콘기판 (101) 에 소자분리절연막 (102), 게이트 산화막 (103), 게이트 전극 (104), 스토퍼 (105) 를 형성한 후, 도 1(b) 와 같이 전면에 20 ㎚ 정도의 티탄막 (107) 과 질소함유 티탄막 (108) 을 형성한다. 질소함유 티탄막 (108) 의 스퍼터는, 직경 300 ㎜ 의 Ti 타겟을 이용하여 Ti 타겟과 기판의 거리를 350 ㎜ 로 한 장치를 이용하여 행한다. 이와 같이 타겟과 기판간의 거리를 타겟의 반경 이상으로 함으로써, 양질의 질소함유 티탄막을 안정되게 형성할 수 있다. 또한 타겟과 기판간의 거리의 상한은 특별히 없지만, 이 거리를 길게 하면 막형성 속도가 저하되기 때문에, 이 점을 고려하여 거리를 설정하는 것이 바람직하다. 예를 들면 상기와 같은 설정으로 하면, 막형성 속도를 극단적으로 저하시키지 않고 양호한 막을 안정적으로 형성할 수 있다.
스퍼터 압력은 0.2 ∼ 0.4 mTorr 로 하고, 아르곤 10 sccm 에 대해 질소를 15 ∼ 40 sccm 으로 한다. 스퍼터파워는 8 ∼ 10 kW 로 한다. 도 7 에 Ti 에 대한 N 의 비율의 질소유량 의존성을 나타낸다. 스퍼터파워는 9 kW 로 한다. 이 실시형태에서는 컨덕턴스를 일정하게 하고 있으므로, 압력은 질소유량에 의해 0.2 ∼ 0.4 mTorr 사이에서 변화한다. 질소유량 40 sccm 이상에서는 거의 Ti 에 대해 N 은 90 ％ 이상으로 일정하다. 40 sccm 보다도 유량이 작아짐에 따라 N 의 비율은 저하되고, 질소 20 sccm 부근에서 Ti 에 대해 N 이 약 50 ％ 정도가 되며 본 발명에서 가장 바람직한 조성이 된다. 이 때 타겟표면은 질화되어 있지 않다. 또한 타겟표면이 질화되지 않는 조건은, 압력, 스퍼터파워 등을 적절히 조정함으로써 실현할 수 있다.
막응력은 질소 40 sccm 이상에서는 2×1010dyne/㎠ 로 크지만, 20 sccm 에서는 5×109㎠ 로 작아, 그 후의 열처리에서 Ti 실리사이드화 반응이 저해되는 일은 없다. 계속해서 아르곤 분위기의 열처리를 행하여 도 1(c) 와 같이 실리콘과 티탄막 (107) 의 계면에 티탄실리사이드층 (109) 을 형성한다.
그 후, 도 2(a) 와 같이 암모니아 수용액과 과산화수소수가 혼합된 화학약액으로 질소함유 티탄막 (110) 을 에칭제거한다. 그럼으로써, 상기 티탄실리사이드층 (109) 만이 게이트 전극 (104) 이나 확산층 (106) 등의 실리콘 표면에 남는다. 그 후, 아르곤 분위기 중에서 800 ℃ 정도의 제 2 열처리를 10 초간 행하면, 도 2(b) 와 같이 상기한 C49 구조의 티탄실리사이드층 (109) 은 C54 구조의 티탄실리사이드층 (111) 으로 변화한다.
제 1 실시형태에서는 콜리메이트판을 사용하고 있기 때문에, 콜리메이트판의 사용상태에서 콜리메이트판의 구멍직경이 변화하며, 동일한 스퍼터조건에서도 막형성 속도가 변화하고, 막형성되는 조성이 변화되어 버리는 일이 있다. 따라서, 콜리메이트판의 사용상태 (수명) 에 따라 스퍼터조건을 변화시키지 않으면, 동일한 조성의 막이 얻어지지 않는 경우가 있는데, 제 2 실시형태에서는, 타겟의 사용상태나 시일드판 등의 상태에서 약간 변화하지만, 동일한 스퍼터조건에서는 동일한 조성의 막을 얻을 수 있다.
이어서 본 발명의 제 3 실시형태에 대하여 서술한다. 이 실시형태에서는, 질소량이 원자수로 티탄의 30 ％ 이상 80 ％ 이하인 질화티탄을 타겟으로 이용하여 아르곤가스로 스퍼터를 행함으로써 질화티탄막을 형성한다. 이 방법에 의하면, 질소함유 티탄막 (108) 의 조성은 거의 타겟의 조성에서 결정되어 스퍼터조건에 따라 그다지 변동하지 않는다는 이점이 있으며, 상기 제 1 및 제 2 실시형태와 비교하여 보다 안정적으로 질소함유 티탄막 (108) 을 형성할 수 있다. 이 때, 일정범위에서, 스퍼터압력을 크게, 스퍼터파워를 작게, 기판온도를 높게 할수록 막응력이 작아진다. 예를 들면, TiN0.5를 타겟으로 이용하여 스퍼터파워를 6 ㎾, 스퍼터압력을 8 mTorr 이상으로 함으로써 질소함유 티탄막 (108) 의 응력을 1 × 1010dyne/㎠ 이하로 할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 티탄막 등의 제 1 고융점 금속막 위에 질화티탄 등의 제 2 고융점 금속막을 형성한 후 실리사이드층을 형성하는 공정을 포함한 반도체장치의 제조방법에 있어서, 제 2 고융점 금속막의 막응력을 1 × 1010dyne/㎠ 이하로 하고 있기 때문에, 실리사이드화 반응의 저해를 방지하여 막두께가 얇은 저저항의 실리사이드층을 바람직하게 형성할 수 있다. 또, 종래 곤란했던 미세한 선폭을 갖는 소자에 대한 고융점 금속의 박막실리사이드층의 형성도 가능해진다.
제 2 고융점 금속막의 막응력을 상기와 같이 낮은 값으로 하는데는, 제 1 고융점 금속막을 티탄으로 하고 제 2 고융점 금속막을 잘화티탄으로 한 경우에 있어서, 질화티탄의 질소량을 원자수로 티탄의, 바람직하게는 30 ％ 이상 80 ％ 이하, 더욱 바람직하게는 45 ％ 이상 55 ％ 이하로 한다. 또, 이와 같이 함으로써, 질화티탄의 에칭속도를 높여 오버에칭을 적게 할 수 있으며, 실리사이드층의 막두께가 극단적으로 얇아지거나 층저항의 편차가 일어나는 등의 문제를 해결할 수도 있다.
상기와 같은 조성의 질화티탄막은, 질소량이 원자수로 티탄의 30 ％ 이상 80 ％ 이하인 질화티탄을 타겟으로 이용하여 Ar 가스로 스퍼터를 실시함으로써 안정적으로 형성할 수 있다. 또, 타겟표면이 질화되지 않은 조건으로 한 스퍼터법, 구체적으로는 콜리메이트 스퍼터법이나 저압 원격 스퍼터법에 의한 반응성 스퍼터법에 의해서도 바람직하게 형성할 수 있다.

Claims (9)

  1. 실리콘기판상에 형성되는 반도체소자의 소정영역에 고융점 금속의 실리사이드층을 형성하는 반도체장치의 제조방법에서,
    실리콘기판에 소자분리용 산화막과 게이트산화막을 형성하고, 상기 게이트산화막 위에 게이트전극을 형성하는 공정과, 상기 게이트전극의 측면에 절연막으로 이루어진 스토퍼를 형성하는 공정과, 상기 실리콘기판에 불순물을 도입하여 소오스·드레인의 확산층을 형성하는 공정과, 전면에 제 1 고융점 금속막을 피착하는 공정과, 그 위에 상기 제 1 고융점 금속막에 질소를 함유한 제 2 고융점 금속막을 피착하는 공정과, 질소원자를 함유하지 않은 분위기에서 열처리를 행하여 상기 제 1 고융점 금속막과 게이트전극 및 확산층의 접촉계면에 고융점 금속실리사이드층을 형성하는 공정과, 상기 제 1 고융점 금속막 및 상기 제 2 고융점 금속막을 제거하는 공정과, 열처리하여 상기 고융점 금속실리사이드층을 상이전시키는 공정을 포함하고,
    상기 제 2 고융점 금속막 중의 막응력이 1×1010dyne/㎠ 이하인 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 고융점 금속막이 티탄막이고, 상기 제 2 고융점 금속막이 질화티탄막인 반도체장치의 제조방법.
  3. 제 2 항에 있어서, 상기 제 2 고융점 금속막중의 질소량이 원자수로 티탄의 30 ％ 이상 80 ％ 이하인 반도체장치의 제조방법.
  4. 제 2 항에 있어서, 상기 제 2 고융점 금속막중의 질소량이 원자수로 티탄의 45 ％ 이상 55 ％ 이하인 반도체장치의 제조방법.
  5. 제 2 항 내지 제 4 항 중 어느 한항에 있어서, 질소량이 원자수로 티탄의 30 ％ 이상 80 ％ 이하인 질화티탄을 타겟으로 이용하여 Ar 가스로 스퍼터를 행함으로써, 상기 제 2 고융점 금속막을 형성하는 반도체장치의 제조방법.
  6. 제 2 항 내지 제 4 항 중 어느 한항에 있어서, 티탄을 타겟으로 이용하고 아르곤과 질소를 함유한 분위기에서 상기 타겟이 실질적으로 질화되지 않은 조건에서 스퍼터를 행함으로써, 상기 제 2 고융점 금속막을 형성하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서, 상기 타겟과 기판 사이에 다수의 구멍을 형성한 판을 설치하여 상기 스퍼터를 행하는 반도체장치의 제조방법.
  8. 제 6 항에 있어서, 상기 타겟과 기판간의 거리를 타겟의 반경이상으로 하여 상기 스퍼터를 행하는 반도체장치의 제조방법.
  9. 제 1 항 내지 제 4 항 중 어느 한항에 있어서, 상기 질소원자를 함유하지 않은 분위기는 불활성가스의 분위기 또는 진공분위기인 반도체장치의 제조방법.
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