JPH01226176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01226176A JPH01226176A JP5150388A JP5150388A JPH01226176A JP H01226176 A JPH01226176 A JP H01226176A JP 5150388 A JP5150388 A JP 5150388A JP 5150388 A JP5150388 A JP 5150388A JP H01226176 A JPH01226176 A JP H01226176A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、ソース。
ドレインのチャネル側に低不純物濃度層を有するいわゆ
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のＭＩＳＦＥＴを備えた半導体装置に適用し
て有効な技術に関するものである。
るＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造のＭＩＳＦＥＴを備えた半導体装置に適用し
て有効な技術に関するものである。
ＭＩＳＦＥＴの微細化技術は、実用レベルでそのゲート
長が１μｍ以下という段階にまで到達している。この微
細化に伴ってＭＩＳＦＥＴには電界集中によるドレイン
耐圧の低下、ホットエレクトロンの発生等の問題が生じ
てくる。この問題を解決する方法としては、ソース、ド
レイン領域のチャネル側に低不純物濃度領域を形成する
いわゆるＬＤＤ構造にして、ドレイン領域の電界集中を
緩和する方法が一般的となっている。
長が１μｍ以下という段階にまで到達している。この微
細化に伴ってＭＩＳＦＥＴには電界集中によるドレイン
耐圧の低下、ホットエレクトロンの発生等の問題が生じ
てくる。この問題を解決する方法としては、ソース、ド
レイン領域のチャネル側に低不純物濃度領域を形成する
いわゆるＬＤＤ構造にして、ドレイン領域の電界集中を
緩和する方法が一般的となっている。
さて、従来のＬＤＤ構造のドレインを形成する方法は、
第５図乃至第８図に示すように行っていた。
第５図乃至第８図に示すように行っていた。
すなわち、第５図に示すように、まず最初に、例えばｐ
−型のシリコン基板１の表面を熱酸化してＭＩＳＦＥＴ
のゲート絶縁膜２を形成する９次に、ゲート絶縁膜２の
上に化学気相成長法（以下、ＣＶＤという）により多結
晶シリコン膜３０を形成し、これにｎ型不純物（リン又
はヒ素）を熱拡散して導電化させる。次に、第６図に示
すように、前記多結晶シリコン膜３０をホトエツチング
によりパターニングしてゲート電極３１を形成する。次
に、ゲート電極３１をマスクにして、イオン打込みＩＡ
でシリコン基板１の主面部に所定の不純物を導入して、
ＬＤＤ構造のソース、ドレインの低不純物濃度ＭＣｎ層
）５Ａを形成する。次に、第７図に示すように、ＣＶＤ
でシリコン基板１上の全面に例えば窒化シリコン膜４０
を形成する。次に、前記窒化シリコン膜４０を反応性イ
オンエツチング（以下、ＲＩＥという）等の方向性のよ
いドライエツチング法で、ゲート電極３１上の窒化シリ
コン膜４０を完全に除去するまでエツチングして、第８
図に示すように、ゲート電極３１の側壁のみに窒化シリ
コン［４０を残す、この後、窒化シリコン膜４０とゲー
ト電極３１をマスクにして、イオン打込みＩＢでシリコ
ン基板１の主面部に所定の不純物を導入して、ＬＤＤ構
造のソース、ドレインの高不純物濃度層（ｎ４層＞５Ｂ
を形成する。この後、シリコン基板１のアニールを行っ
て、ソース、ドレイン全体すなわち低不純物濃度層５Ａ
と高不純物濃度層５Ｂを活性化させて、ＬＤＤ構造のソ
ース、ドレインを形成する。
−型のシリコン基板１の表面を熱酸化してＭＩＳＦＥＴ
のゲート絶縁膜２を形成する９次に、ゲート絶縁膜２の
上に化学気相成長法（以下、ＣＶＤという）により多結
晶シリコン膜３０を形成し、これにｎ型不純物（リン又
はヒ素）を熱拡散して導電化させる。次に、第６図に示
すように、前記多結晶シリコン膜３０をホトエツチング
によりパターニングしてゲート電極３１を形成する。次
に、ゲート電極３１をマスクにして、イオン打込みＩＡ
でシリコン基板１の主面部に所定の不純物を導入して、
ＬＤＤ構造のソース、ドレインの低不純物濃度ＭＣｎ層
）５Ａを形成する。次に、第７図に示すように、ＣＶＤ
でシリコン基板１上の全面に例えば窒化シリコン膜４０
を形成する。次に、前記窒化シリコン膜４０を反応性イ
オンエツチング（以下、ＲＩＥという）等の方向性のよ
いドライエツチング法で、ゲート電極３１上の窒化シリ
コン膜４０を完全に除去するまでエツチングして、第８
図に示すように、ゲート電極３１の側壁のみに窒化シリ
コン［４０を残す、この後、窒化シリコン膜４０とゲー
ト電極３１をマスクにして、イオン打込みＩＢでシリコ
ン基板１の主面部に所定の不純物を導入して、ＬＤＤ構
造のソース、ドレインの高不純物濃度層（ｎ４層＞５Ｂ
を形成する。この後、シリコン基板１のアニールを行っ
て、ソース、ドレイン全体すなわち低不純物濃度層５Ａ
と高不純物濃度層５Ｂを活性化させて、ＬＤＤ構造のソ
ース、ドレインを形成する。
しかルながら、前述したように、前記ゲート電極３１の
側壁に残す窒化シリコン膜４０は、シリコン基板上１の
全面に窒化シリコン膜４０を形成した後、これを方向性
のよいＲＩＥでゲート電、極３１の上面が露出するまで
エツチングして形成するものであるが、実際この窒化シ
リコン膜４０のチャネル長方向の厚さｔの制御は困難で
あり、ばらつきが生じ易い、このため、窒化シリコン膜
４０とゲート電極３１をマスクにしてイオン打込みをす
ることにより形成するＬＤＤ構造のソース、ドレインで
は、ゲート電極３１の直下の低不純物濃度層５Ａのチャ
ネル長方向の長さＬｄのばらつきが大きくなり、その結
果、ドレイン端部の耐圧やしきい値等のばらつきが生じ
るという問題があった。
側壁に残す窒化シリコン膜４０は、シリコン基板上１の
全面に窒化シリコン膜４０を形成した後、これを方向性
のよいＲＩＥでゲート電、極３１の上面が露出するまで
エツチングして形成するものであるが、実際この窒化シ
リコン膜４０のチャネル長方向の厚さｔの制御は困難で
あり、ばらつきが生じ易い、このため、窒化シリコン膜
４０とゲート電極３１をマスクにしてイオン打込みをす
ることにより形成するＬＤＤ構造のソース、ドレインで
は、ゲート電極３１の直下の低不純物濃度層５Ａのチャ
ネル長方向の長さＬｄのばらつきが大きくなり、その結
果、ドレイン端部の耐圧やしきい値等のばらつきが生じ
るという問題があった。
また、イオン打込みのマスクとしての窒化シリコン膜４
０は、前述のように、まずシリコン基板１上の全面に窒
化シリコン膜４０を形成した後、ゲート電極４０の上面
が現われるまでエツチングして形成するため、製造工程
が長く複雑になるという問題もあった。
０は、前述のように、まずシリコン基板１上の全面に窒
化シリコン膜４０を形成した後、ゲート電極４０の上面
が現われるまでエツチングして形成するため、製造工程
が長く複雑になるという問題もあった。
本発明の目的は、ＬＤＤ構造のドレインのゲート電極の
直下の低不純物濃度層のチャネル長方向における長さの
ばらつきを低減して、ドレイン耐圧やしきい値等の電気
的特性の向上を図ることができる技術を提供することに
ある。
直下の低不純物濃度層のチャネル長方向における長さの
ばらつきを低減して、ドレイン耐圧やしきい値等の電気
的特性の向上を図ることができる技術を提供することに
ある。
本発明の他の目的は、少くない工程でＬＤＤ構造のドレ
インを形成することができる技術を提供することにある
。
インを形成することができる技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
シリコン基板の主面部にＭＩＳＦＥＴのドレインを形成
する半導体装置の製造方法において、前記シリコン基板
の上にゲート絶縁膜を形成した後、該ゲート絶縁膜の上
に、チャネル長方向における上部の幅が下部の幅より大
きいゲート電極を形成し、この後、前記ゲート電極をイ
オン打込みのマスクにして、前記シリコン基板の主面に
対して斜め方向から所定の不純物を注入して前記ドレイ
ンの低不純物濃度層を形成し、次に、前記ゲート電極を
イオン打込みのマスクにして、前記シリコン基板の主面
に対してほぼ垂直方向から所定の不純物を注入して前記
ドレインの高濃度層を形成するものである。
する半導体装置の製造方法において、前記シリコン基板
の上にゲート絶縁膜を形成した後、該ゲート絶縁膜の上
に、チャネル長方向における上部の幅が下部の幅より大
きいゲート電極を形成し、この後、前記ゲート電極をイ
オン打込みのマスクにして、前記シリコン基板の主面に
対して斜め方向から所定の不純物を注入して前記ドレイ
ンの低不純物濃度層を形成し、次に、前記ゲート電極を
イオン打込みのマスクにして、前記シリコン基板の主面
に対してほぼ垂直方向から所定の不純物を注入して前記
ドレインの高濃度層を形成するものである。
前述した手段によれば、チャネル長方向における上部の
幅が下部の幅より大きいゲート電極をマスクにして、前
記シリコン基板の主面に対して斜め方向から所定の不純
物を注入して前記ドレインの低不純物濃度層を形成し、
次に前記ゲート電極をイオン打込みのマスクにして、前
記シリコン基板の主面に対してほぼ垂直方向から所定の
不純物を注入して、前記ドレインの高濃度層を形成する
ので、ＬＤＤ構造のドレインのゲート電極の直下の低不
純物濃度層のチャネル長方向における長さのばらつきを
低減して、ドレイン耐圧やしきい値等の電気的特性の向
上を図ることができる。
幅が下部の幅より大きいゲート電極をマスクにして、前
記シリコン基板の主面に対して斜め方向から所定の不純
物を注入して前記ドレインの低不純物濃度層を形成し、
次に前記ゲート電極をイオン打込みのマスクにして、前
記シリコン基板の主面に対してほぼ垂直方向から所定の
不純物を注入して、前記ドレインの高濃度層を形成する
ので、ＬＤＤ構造のドレインのゲート電極の直下の低不
純物濃度層のチャネル長方向における長さのばらつきを
低減して、ドレイン耐圧やしきい値等の電気的特性の向
上を図ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図乃至第４図は、本発明の半導体装置の製造方法の
一実施例のＭＩＳＦＥＴの製造方法を説明するための製
造工程における断面図である。
一実施例のＭＩＳＦＥＴの製造方法を説明するための製
造工程における断面図である。
本実施例では、ゲート電極の上部のチャネル長方向にお
ける長さを下部の長さより長く形成するが、これには多
結晶シリコン膜のエツチング速度が、その中のリンＣＰ
）の濃度によって異なる性質を利用する。例えば、電子
通信学会技術報告５ＳＤ８３−１８７．ｒシリコンのエ
ツチング反応に関する考察Ｊ 、ｐ６９に示されている
ように、ドライエツチングの場合、エツチング用ガスの
種類、成分等によってもエツチング速度が変化するが、
多結晶シリコン中のリン（Ｐ）濃度が増加すると多結晶
シリコンのエツチング速度が増加する。
ける長さを下部の長さより長く形成するが、これには多
結晶シリコン膜のエツチング速度が、その中のリンＣＰ
）の濃度によって異なる性質を利用する。例えば、電子
通信学会技術報告５ＳＤ８３−１８７．ｒシリコンのエ
ツチング反応に関する考察Ｊ 、ｐ６９に示されている
ように、ドライエツチングの場合、エツチング用ガスの
種類、成分等によってもエツチング速度が変化するが、
多結晶シリコン中のリン（Ｐ）濃度が増加すると多結晶
シリコンのエツチング速度が増加する。
この性質を利用して、ＭＩＳＦＥＴのゲート電極用にリ
ン（Ｐ）の濃度が相異った２つの層の多結晶シリコン膜
を形成し、このうち下層の多結晶シリコン膜のリン（Ｐ
）濃度を上層の多結晶シリコン膜より高くしておけば、
ホトレジスト膜からなるマスクを使って上記２層の多結
晶シリコン膜をエツチングしたときに、上層の多結晶シ
リコン膜に比べ下層の多結晶シリコン膜は、より多くサ
イドエツチングされる。その結果、上層の多結晶シリコ
ン膜が下層の多結晶シリコン膜より幅広くなるので、ゲ
ート電極をチャネル長方向に切った断面形状は、Ｔの字
型をした「ひさし」構造となる。
ン（Ｐ）の濃度が相異った２つの層の多結晶シリコン膜
を形成し、このうち下層の多結晶シリコン膜のリン（Ｐ
）濃度を上層の多結晶シリコン膜より高くしておけば、
ホトレジスト膜からなるマスクを使って上記２層の多結
晶シリコン膜をエツチングしたときに、上層の多結晶シ
リコン膜に比べ下層の多結晶シリコン膜は、より多くサ
イドエツチングされる。その結果、上層の多結晶シリコ
ン膜が下層の多結晶シリコン膜より幅広くなるので、ゲ
ート電極をチャネル長方向に切った断面形状は、Ｔの字
型をした「ひさし」構造となる。
すなわち、チャネル長方向におけるゲート電極の上部の
長さを下部の長さより良くすることができる。
長さを下部の長さより良くすることができる。
そこで、本実施例のＭＩＳＦＥＴの製造方法は、まず第
１図に示すように、例えばＰ°型単結晶シリコンからな
るシリコン基板１の表面を熱酸化してゲート絶縁膜２を
形成し、この後例えばＣＶＤでゲート絶縁膜２の上に多
結晶シリコン膜３０Ａを形成する。そして、この多結晶
シリコン膜３０Ａに例えば熱拡散によってｎ型不純物例
えばリン（Ｐ）を導入して、多結晶シリコン膜３０Ａの
導電化を図る。次に、多結晶シリコン膜３０Ａの上に例
えばＣＶＤ多結晶シリコン膜３０Ｂを形成し、これにイ
オン打込みでｎ型不純物例えばリン（Ｐ）を導入して、
多結晶シリコン膜３０Ｂの導電化を図る。ここで、ＬＤ
Ｄ構造のソース、ドレインの低不純物濃度Ｍ５Ａの幅Ｌ
ｄ （第４図）を制御するために、上層の多結晶シリコ
ン膜３０Ｂと下層の多結晶シリコン膜３０Ａの差Ｌｇ、
すなわち多結晶シリコン膜３０Ｂが多結晶シリコン膜３
ＯＡより突き出た部分の長さＬｇは、正確に制御する。
１図に示すように、例えばＰ°型単結晶シリコンからな
るシリコン基板１の表面を熱酸化してゲート絶縁膜２を
形成し、この後例えばＣＶＤでゲート絶縁膜２の上に多
結晶シリコン膜３０Ａを形成する。そして、この多結晶
シリコン膜３０Ａに例えば熱拡散によってｎ型不純物例
えばリン（Ｐ）を導入して、多結晶シリコン膜３０Ａの
導電化を図る。次に、多結晶シリコン膜３０Ａの上に例
えばＣＶＤ多結晶シリコン膜３０Ｂを形成し、これにイ
オン打込みでｎ型不純物例えばリン（Ｐ）を導入して、
多結晶シリコン膜３０Ｂの導電化を図る。ここで、ＬＤ
Ｄ構造のソース、ドレインの低不純物濃度Ｍ５Ａの幅Ｌ
ｄ （第４図）を制御するために、上層の多結晶シリコ
ン膜３０Ｂと下層の多結晶シリコン膜３０Ａの差Ｌｇ、
すなわち多結晶シリコン膜３０Ｂが多結晶シリコン膜３
ＯＡより突き出た部分の長さＬｇは、正確に制御する。
そのため、前記多結晶シリコン膜３０Ａのリン（Ｐ）濃
度は、１０１０２１ａｔｏ／ｃｊ以上の充分な高濃度に
する。一方、上層の多結晶シリコン膜３０Ｂ中のリン（
Ｐ）の濃度は、多結晶シリコン膜３０Ａより充分に低く
、それでいて多結晶シリコン膜３０Ｂに接続されるアル
ミニウム配線とオーミックコンタクトがとれるｌ Ｏ”
ａｔｏ＋ｍｓ／ ｄ程度にする。この不純物濃度を正確
に制御するため、前記のようにイオン打込みで不純物の
導入を行う０次に、第２図に示すように、多結晶シリボ
ン膜３０Ｂの上に、ゲート電極を形成するためのレジス
ト膜からなるマスク１０を形成する０次に、マスク１０
を使って、多結晶シリコン膜３０Ｂ及び多結晶シリコン
膜３０Ａをドライエツチングで工ツチングして、第３図
に示しすように、ゲート電極３１を形成する。エツチン
グに使ったマスク１０は、エツチング後除去する。この
ゲート電極３１は、下層の多結晶シリコン膜３０Ａのリ
ンＣＰ）濃度が上層の多結晶シリコン膜３０Ｂより高い
ので、多結晶シリコン膜３ＯＡの側面のエツチング（サ
イドエツチング）が、多結晶シリコン膜３０Ｂより速く
進み、チャネル長方向における断面形状はＴの字型にな
る。なお、上記のＴの字型のゲート電極３１を形成する
場合、あらかじめ実験によりエツチング用ガス及び上層
の多結晶シリコン膜３０Ｂのリン（Ｐ）濃度と、「ひさ
し」の長さＬｇ（第４図）の関係を決めておく。
度は、１０１０２１ａｔｏ／ｃｊ以上の充分な高濃度に
する。一方、上層の多結晶シリコン膜３０Ｂ中のリン（
Ｐ）の濃度は、多結晶シリコン膜３０Ａより充分に低く
、それでいて多結晶シリコン膜３０Ｂに接続されるアル
ミニウム配線とオーミックコンタクトがとれるｌ Ｏ”
ａｔｏ＋ｍｓ／ ｄ程度にする。この不純物濃度を正確
に制御するため、前記のようにイオン打込みで不純物の
導入を行う０次に、第２図に示すように、多結晶シリボ
ン膜３０Ｂの上に、ゲート電極を形成するためのレジス
ト膜からなるマスク１０を形成する０次に、マスク１０
を使って、多結晶シリコン膜３０Ｂ及び多結晶シリコン
膜３０Ａをドライエツチングで工ツチングして、第３図
に示しすように、ゲート電極３１を形成する。エツチン
グに使ったマスク１０は、エツチング後除去する。この
ゲート電極３１は、下層の多結晶シリコン膜３０Ａのリ
ンＣＰ）濃度が上層の多結晶シリコン膜３０Ｂより高い
ので、多結晶シリコン膜３ＯＡの側面のエツチング（サ
イドエツチング）が、多結晶シリコン膜３０Ｂより速く
進み、チャネル長方向における断面形状はＴの字型にな
る。なお、上記のＴの字型のゲート電極３１を形成する
場合、あらかじめ実験によりエツチング用ガス及び上層
の多結晶シリコン膜３０Ｂのリン（Ｐ）濃度と、「ひさ
し」の長さＬｇ（第４図）の関係を決めておく。
次に、多結晶シリコン膜３０Ａ、３０Ｂの２層からなる
ゲート電極３１をマスクにして、ＬＤＤ構造のソース、
ドレインを形成するための所定の不純物のイオン打込み
を行うが、最初に前記ソース、ドレインの低不純物濃度
層５Ａ（ｎ型領域）を形成するため、第３図に示すよう
に、第１のイオン打込みＩＡを行う、このとき、シリコ
ン基板１を傾けてイオン打込みを行う。このときの傾き
角αは、シリコン基板１の上部からＴの字型のゲート電
極３１の下層の多結晶シリコン膜３０Ａを望むことがで
きる臨界の角度とする。このようにすると、前記ゲート
電極３１の下層の多結晶シリコン膜３０Ａをマスクにし
てイオン打込みをして低不純物濃度層５Ａを形成するこ
とができる。次に、第４図に示すように、ＬＤＤ構造の
ソース、ドレインの高不純物濃度層５Ｂを形成するため
、第２のイオン打込みＩＢを行う、この第２のイオン打
込みＩＢは、通常通りシリコン基板１に対してほぼ垂直
方向から打込むようにする。この場合は、Ｔの字型のゲ
ート電極３１の上層の多結晶シリコン膜３０Ｂがマスク
となって高不純物濃度層５Ｂ （ｎ”型領域）が形成さ
れる。この後、低不純物濃度層５Ａと高不純物濃度層５
Ｂの活性化用の加熱アニールを行う。
ゲート電極３１をマスクにして、ＬＤＤ構造のソース、
ドレインを形成するための所定の不純物のイオン打込み
を行うが、最初に前記ソース、ドレインの低不純物濃度
層５Ａ（ｎ型領域）を形成するため、第３図に示すよう
に、第１のイオン打込みＩＡを行う、このとき、シリコ
ン基板１を傾けてイオン打込みを行う。このときの傾き
角αは、シリコン基板１の上部からＴの字型のゲート電
極３１の下層の多結晶シリコン膜３０Ａを望むことがで
きる臨界の角度とする。このようにすると、前記ゲート
電極３１の下層の多結晶シリコン膜３０Ａをマスクにし
てイオン打込みをして低不純物濃度層５Ａを形成するこ
とができる。次に、第４図に示すように、ＬＤＤ構造の
ソース、ドレインの高不純物濃度層５Ｂを形成するため
、第２のイオン打込みＩＢを行う、この第２のイオン打
込みＩＢは、通常通りシリコン基板１に対してほぼ垂直
方向から打込むようにする。この場合は、Ｔの字型のゲ
ート電極３１の上層の多結晶シリコン膜３０Ｂがマスク
となって高不純物濃度層５Ｂ （ｎ”型領域）が形成さ
れる。この後、低不純物濃度層５Ａと高不純物濃度層５
Ｂの活性化用の加熱アニールを行う。
以上の説明かられかるように、本実施例によれば、シリ
コン基板１の主面部にＭＩＳＦＥＴのドレインを形成す
る半導体装置の製造方法において、前記シリコン基板１
の上にゲート絶縁膜２を形成した後、該ゲート絶縁膜２
の上に、チャネル長方向における上部の幅が下部の幅よ
り大きいゲート電極３１を形成し、この後、前記ゲート
電極３１をイオン打込みのマスクにして、前記シリコン
基板１の主面に対して斜め方向から所定の不純物を注入
して前記ドレインの低・不純物濃度層５Ａを形成し、次
に、前記ゲート電極３１をイオン打込みのマスクにして
、前記シリコン基板１の主面に対してほぼ垂直方向から
所定の不純物を注入して、前記ドレインの高濃度層５Ｂ
を形成することにより、ＬＤＤ構造のドレインのゲート
電極の直下の低不純物濃度Ｊ１５Ａのチャネル長方向に
おける長さのばらつきを低減して、ドレイン耐圧やしき
い値等の電気的特性の向上を図ることができる。
コン基板１の主面部にＭＩＳＦＥＴのドレインを形成す
る半導体装置の製造方法において、前記シリコン基板１
の上にゲート絶縁膜２を形成した後、該ゲート絶縁膜２
の上に、チャネル長方向における上部の幅が下部の幅よ
り大きいゲート電極３１を形成し、この後、前記ゲート
電極３１をイオン打込みのマスクにして、前記シリコン
基板１の主面に対して斜め方向から所定の不純物を注入
して前記ドレインの低・不純物濃度層５Ａを形成し、次
に、前記ゲート電極３１をイオン打込みのマスクにして
、前記シリコン基板１の主面に対してほぼ垂直方向から
所定の不純物を注入して、前記ドレインの高濃度層５Ｂ
を形成することにより、ＬＤＤ構造のドレインのゲート
電極の直下の低不純物濃度Ｊ１５Ａのチャネル長方向に
おける長さのばらつきを低減して、ドレイン耐圧やしき
い値等の電気的特性の向上を図ることができる。
また、イオン打込み用マスク工程の少くない簡単な工程
でＬＤＤ構造のソース、ドレインを形成することができ
る。
でＬＤＤ構造のソース、ドレインを形成することができ
る。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
（発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
チャネル長方向における上部の幅が下部の幅より大きい
ゲート電極をマスクにして、前記シリコン基板の主面に
対して斜め方向から所定の不純物を注入して前記ドレイ
ンの低不純物濃度層を形成し、また前記ゲート電極をイ
オン打込みのマスクにして、前記シリコン基板の主面に
対してほぼ垂直方向から所定の不純物を注入して、前記
ドレインの高濃度層を形成するので、ＬＤＤ構造のドレ
インのゲート電極の直下の低不純物濃度層のチャネル長
方向における長さのばらつきを低減して、ドレイン耐圧
やしきい値等の電気的特性の向上を図ることができる。
ゲート電極をマスクにして、前記シリコン基板の主面に
対して斜め方向から所定の不純物を注入して前記ドレイ
ンの低不純物濃度層を形成し、また前記ゲート電極をイ
オン打込みのマスクにして、前記シリコン基板の主面に
対してほぼ垂直方向から所定の不純物を注入して、前記
ドレインの高濃度層を形成するので、ＬＤＤ構造のドレ
インのゲート電極の直下の低不純物濃度層のチャネル長
方向における長さのばらつきを低減して、ドレイン耐圧
やしきい値等の電気的特性の向上を図ることができる。
第１図乃至第４図は、本発明の半導体装置の製造方法の
一実施例のＭＩＳＦＥＴの製造方法を説明するための製
造工程における断面図、第５図乃至第８図は、従来のＬ
ＤＤ構造のソース、ドレインの形成方法の問題点を説明
するための製造工程における断面図である。 図中、１・・・シリコン基板、２・・・ゲート絶縁膜、
３０Ａ、３０Ｂ・・・多結晶シリコン層、３１・・・ゲ
ート電極、１０・・・レジスト膜からなるマスク、５Ａ
・・・低不純物濃度層、５Ｂ・・・高不純物濃度層であ
る。 第１図 工４図 ′＄５図 ↓ ↓ 番 ↓ Ｃ′１０
一実施例のＭＩＳＦＥＴの製造方法を説明するための製
造工程における断面図、第５図乃至第８図は、従来のＬ
ＤＤ構造のソース、ドレインの形成方法の問題点を説明
するための製造工程における断面図である。 図中、１・・・シリコン基板、２・・・ゲート絶縁膜、
３０Ａ、３０Ｂ・・・多結晶シリコン層、３１・・・ゲ
ート電極、１０・・・レジスト膜からなるマスク、５Ａ
・・・低不純物濃度層、５Ｂ・・・高不純物濃度層であ
る。 第１図 工４図 ′＄５図 ↓ ↓ 番 ↓ Ｃ′１０
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の主面部にＭＩＳＦＥＴのドレインを
形成する半導体装置の製造方法において、前記シリコン
基板の上にゲート絶縁膜を形成した後、該ゲート絶縁膜
の上に、チャネル長方向における上部の幅が下部の幅よ
り大きいゲート電極を形成し、この後、前記ゲート電極
をイオン打込みのマスクにして、前記シリコン基板の主
面に対して斜め方向から所定の不純物を注入して前記ド
レインの低不純物濃度層を形成し、次に、前記ゲート電
極をイオン打込みのマスクにして、前記シリコン基板の
主面に対してほぼ垂直方向から所定の不純物を注入して
前記ドレインの高濃度層を形成することを特徴とする半
導体装置の製造方法。 ２、前記ゲート電極は、不純物濃度の高い第１導電膜を
形成し、該第１導電膜の上に不純物濃度の低い第２導電
膜を形成した後、前記第１導電膜と第２導電膜を同一の
エッチングマスクを使ってパターニングして、チャネル
長方向における上部の幅を下部の幅より大きく形成する
ことを特徴とする特許請求の範囲第１項に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150388A JPH01226176A (ja) | 1988-03-07 | 1988-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150388A JPH01226176A (ja) | 1988-03-07 | 1988-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01226176A true JPH01226176A (ja) | 1989-09-08 |
Family
ID=12888795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150388A Pending JPH01226176A (ja) | 1988-03-07 | 1988-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01226176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203243A (ja) * | 1989-12-28 | 1991-09-04 | Nec Corp | 半導体装置の製造方法 |
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
-
1988
- 1988-03-07 JP JP5150388A patent/JPH01226176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203243A (ja) * | 1989-12-28 | 1991-09-04 | Nec Corp | 半導体装置の製造方法 |
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
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