JPH0722620A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH0722620A JPH0722620A JP16364193A JP16364193A JPH0722620A JP H0722620 A JPH0722620 A JP H0722620A JP 16364193 A JP16364193 A JP 16364193A JP 16364193 A JP16364193 A JP 16364193A JP H0722620 A JPH0722620 A JP H0722620A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
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Abstract
(57)【要約】
【目的】 ゲート電極の直下域への空乏層の拡がりが少
なく、短チャネル効果を抑制できると共にゲート電極の
配線抵抗が小さいＭＯＳ型電界効果トランジスタを製造
でき、且つ製造工程を簡略化できて製品コストを低減で
きるＭＯＳ型電界効果トランジスタの製造方法を提供す
る。 【構成】 基板１０の表面上にゲート酸化膜１を形成
し、このゲート酸化膜１上に例えばポリシリコン膜を形
成し、このポリシリコン膜をＥＣＲエッチング装置を使
用して選択的にエッチングすることにより、上部より下
部の方が短い形状のゲート電極２を形成する。その後、
ゲート電極２の厚い部分は貫通せずに薄い部分は貫通す
る条件で第１の不純物を基板１０に向けてイオン注入し
て、基板１０の表面にソース・ドレイン４ａ，４ｂを形
成する。
なく、短チャネル効果を抑制できると共にゲート電極の
配線抵抗が小さいＭＯＳ型電界効果トランジスタを製造
でき、且つ製造工程を簡略化できて製品コストを低減で
きるＭＯＳ型電界効果トランジスタの製造方法を提供す
る。 【構成】 基板１０の表面上にゲート酸化膜１を形成
し、このゲート酸化膜１上に例えばポリシリコン膜を形
成し、このポリシリコン膜をＥＣＲエッチング装置を使
用して選択的にエッチングすることにより、上部より下
部の方が短い形状のゲート電極２を形成する。その後、
ゲート電極２の厚い部分は貫通せずに薄い部分は貫通す
る条件で第１の不純物を基板１０に向けてイオン注入し
て、基板１０の表面にソース・ドレイン４ａ，４ｂを形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、超ＬＳＩ等の高密度集
積回路に好適のＭＯＳ型電界効果トランジスタの製造方
法に関する。
積回路に好適のＭＯＳ型電界効果トランジスタの製造方
法に関する。
【０００２】
【従来の技術】近時、超ＬＳＩの高集積化及び高速化の
要求を満たすために、ＭＯＳ型電界効果トランジスタの
微細化が促進されている。しかし、ＭＯＳ型電界効果ト
ランジスタを微細化するために、素子の寸法を縮小する
と、ゲート電極長もそれにつれて短くなり、その結果と
して、しきい値電圧の低下、ソースとドレインとの間の
耐圧の低下及びサブスレッショルド係数の増大等の所謂
短チャネル効果という問題点が生じる。
要求を満たすために、ＭＯＳ型電界効果トランジスタの
微細化が促進されている。しかし、ＭＯＳ型電界効果ト
ランジスタを微細化するために、素子の寸法を縮小する
と、ゲート電極長もそれにつれて短くなり、その結果と
して、しきい値電圧の低下、ソースとドレインとの間の
耐圧の低下及びサブスレッショルド係数の増大等の所謂
短チャネル効果という問題点が生じる。
【０００３】図７（ａ）、（ｂ）は夫々ゲート電極長が
十分に長いＭＯＳ型電界効果トランジスタ及びゲート電
極長が短いＭＯＳ型電界効果トランジスタの空乏層の形
状を示す断面図である。半導体基板２０の表面には適長
間隔をおいてソース２４ａ及びドレイン２４ｂが形成さ
れており、このソース２４ａ及びドレイン２４ｂ間の基
板表面上にはゲート酸化膜２１を介して例えばポリシリ
コンからなるゲート電極２２が設けられている。このよ
うに構成されたＭＯＳ型電界効果トランジスタにおい
て、例えば、ｎチャネルＭＯＳ型電界効果トランジスタ
を例にとると、ソース２４ａをＧＮＤ（アース）に接続
し、ドレイン２４ｂ及びゲート電極２２に所定の電圧を
印加することでトランジスタを動作させるが、このと
き、ゲート電極２２の電圧によりゲート電極２２直下の
基板表面に空乏層２３が拡がる。また、ドレイン２４ｂ
にも電圧が印加されているので、ドレイン電極２４ｂの
周囲にも空乏層２３が拡がる。この空乏層２３の幅ｄは
ゲート電極２２によるトランジスタの制御性に直ちに影
響してくる。
十分に長いＭＯＳ型電界効果トランジスタ及びゲート電
極長が短いＭＯＳ型電界効果トランジスタの空乏層の形
状を示す断面図である。半導体基板２０の表面には適長
間隔をおいてソース２４ａ及びドレイン２４ｂが形成さ
れており、このソース２４ａ及びドレイン２４ｂ間の基
板表面上にはゲート酸化膜２１を介して例えばポリシリ
コンからなるゲート電極２２が設けられている。このよ
うに構成されたＭＯＳ型電界効果トランジスタにおい
て、例えば、ｎチャネルＭＯＳ型電界効果トランジスタ
を例にとると、ソース２４ａをＧＮＤ（アース）に接続
し、ドレイン２４ｂ及びゲート電極２２に所定の電圧を
印加することでトランジスタを動作させるが、このと
き、ゲート電極２２の電圧によりゲート電極２２直下の
基板表面に空乏層２３が拡がる。また、ドレイン２４ｂ
にも電圧が印加されているので、ドレイン電極２４ｂの
周囲にも空乏層２３が拡がる。この空乏層２３の幅ｄは
ゲート電極２２によるトランジスタの制御性に直ちに影
響してくる。
【０００４】ゲート電極２２が十分に長い場合には、図
７（ａ）に示すように、ドレイン２４ｂ近傍で空乏層幅
ｄはドレイン電圧によって若干拡がるものの、チャネル
長ｃに較べて無視できるほどに小さい。つまり、ゲート
電極２２による制御が支配的である。
７（ａ）に示すように、ドレイン２４ｂ近傍で空乏層幅
ｄはドレイン電圧によって若干拡がるものの、チャネル
長ｃに較べて無視できるほどに小さい。つまり、ゲート
電極２２による制御が支配的である。
【０００５】一方、ゲート電極２２が短い場合には、図
７（ｂ）に示すように、ドレイン２４近傍での空乏層２
３の広がりがチャネル長ｃに較べて相対的に大きくなる
ために、ドレイン２４ｂ近傍での空乏層の広がりが無視
できなくなるほどに大きくなる。つまり、ゲート電極２
２によるトランジスタの制御性が低下する。
７（ｂ）に示すように、ドレイン２４近傍での空乏層２
３の広がりがチャネル長ｃに較べて相対的に大きくなる
ために、ドレイン２４ｂ近傍での空乏層の広がりが無視
できなくなるほどに大きくなる。つまり、ゲート電極２
２によるトランジスタの制御性が低下する。
【０００６】このために、ゲート電極長が短いＭＯＳ型
電界効果トランジスタでは、ゲート電極の制御性が低下
し、その結果しきい値電圧の低下等の短チャネル効果が
発生する。
電界効果トランジスタでは、ゲート電極の制御性が低下
し、その結果しきい値電圧の低下等の短チャネル効果が
発生する。
【０００７】このように、短チャネル効果はドレイン近
傍の空乏層の拡がりに起因するものであるので、短チャ
ネル効果を防止するためにはドレイン近傍の空乏層の拡
がりを抑制すればよい。空乏層幅ｄは下記数式１により
表される。
傍の空乏層の拡がりに起因するものであるので、短チャ
ネル効果を防止するためにはドレイン近傍の空乏層の拡
がりを抑制すればよい。空乏層幅ｄは下記数式１により
表される。
【０００８】
【数１】ｄ2＝２ε0εSi（ＶR＋ＶB）／（ｑＮA） 但し、ｄ；空乏層の幅 ε0；真空の誘電率 εSi；シリコンの比誘電率 ｑ；電子の電荷量 ＶR；接合に加わる逆バイアス（＝５Ｖ） ＶB；ビルトイン電圧（≒０．６Ｖ） ＮA；シリコン基板中の不純物濃度。
【０００９】この数式１から明らかなように、空乏層幅
ｄは半導体基板の不純物濃度ＮAの平方根に反比例す
る。従って、空乏層幅ｄの拡がりを抑制するためには、
半導体基板の不純物濃度ＮAを高くすれば良い。
ｄは半導体基板の不純物濃度ＮAの平方根に反比例す
る。従って、空乏層幅ｄの拡がりを抑制するためには、
半導体基板の不純物濃度ＮAを高くすれば良い。
【００１０】しかし、半導体基板の不純物濃度ＮAを上
げると、前記短チャネル効果は抑制されるものの、ＭＯ
Ｓ型電界効果トランジスタの性能が低下するという問題
点がある。下記数式２に、ＭＯＳ型電界効果トランジス
タのしきい値電圧ＶTHと不純物濃度ＮAとの関係を示
す。
げると、前記短チャネル効果は抑制されるものの、ＭＯ
Ｓ型電界効果トランジスタの性能が低下するという問題
点がある。下記数式２に、ＭＯＳ型電界効果トランジス
タのしきい値電圧ＶTHと不純物濃度ＮAとの関係を示
す。
【００１１】
【数２】 ＶTH＝（２・ε0・εSi・ｑ・ＮA（２φF））1/2／ＣOX 但し、ＶTH；しきい値電圧 φF；真性フェルミレベルＥｉとフェルミレベルＥFとの
差 ＣOX；ゲート酸化膜の容量。
差 ＣOX；ゲート酸化膜の容量。
【００１２】この数式２に示すように、しきい値電圧Ｖ
THは基板の不純物濃度ＮAの平方根に比例することか
ら、前述の如く、短チャネル効果の抑制のために不純物
濃度ＮAを増大すると、しきい値電圧ＶTHが適正値より
も増大してしまい、ＭＯＳ型電界効果トランジスタの性
能を損なってしまう。
THは基板の不純物濃度ＮAの平方根に比例することか
ら、前述の如く、短チャネル効果の抑制のために不純物
濃度ＮAを増大すると、しきい値電圧ＶTHが適正値より
も増大してしまい、ＭＯＳ型電界効果トランジスタの性
能を損なってしまう。
【００１３】そこで、半導体基板の不純物濃度をソース
・ドレイン近傍の領域でのみ選択的に高めることによ
り、しきい値電圧ＶTHを実質的に高めることなく、空乏
層幅ｄの拡がりを抑制する方法が提案されている。この
方法には、ソース・ドレインを避けて斜め方向からソー
ス・ドレイン下の半導体基板内に半導体基板と同一導電
型の不純物をイオン注入する方法（ＨＯＲＩ他：ＩＥＤ
Ｍ’９１、ｐ６４１）がある。この方法によれば、ドレ
イン近傍での空乏層の拡がりを低減することができて、
短チャネル効果を抑制することができる。
・ドレイン近傍の領域でのみ選択的に高めることによ
り、しきい値電圧ＶTHを実質的に高めることなく、空乏
層幅ｄの拡がりを抑制する方法が提案されている。この
方法には、ソース・ドレインを避けて斜め方向からソー
ス・ドレイン下の半導体基板内に半導体基板と同一導電
型の不純物をイオン注入する方法（ＨＯＲＩ他：ＩＥＤ
Ｍ’９１、ｐ６４１）がある。この方法によれば、ドレ
イン近傍での空乏層の拡がりを低減することができて、
短チャネル効果を抑制することができる。
【００１４】また、短チャネル効果を抑制するために、
ソース及びドレインの相互に対向する側の端部に浅い拡
散層を設けたＬＤＤ（Lightly Doped Drain）構造が採
用されることがある。
ソース及びドレインの相互に対向する側の端部に浅い拡
散層を設けたＬＤＤ（Lightly Doped Drain）構造が採
用されることがある。
【００１５】図８は従来のＬＤＤ構造のＭＯＳ型電界効
果トランジスタの製造方法を示す断面図である。先ず、
シリコン基板３０上にゲート酸化膜３１を形成し、この
ゲート酸化膜３１上にゲート電極３２を選択的に形成す
る。次に、比較的弱いエネルギーで不純物（例えば、リ
ン）を基板表面に向けてイオン注入する。この不純物
は、ゲート電極３２を貫通することができないので、ゲ
ート電極３２の直下域の基板表面には注入されず、ゲー
ト電極３２の直下域を挟む基板表面の領域に浅い拡散層
３７が形成される。次に、全面に例えばＳｉＯ2 からな
る絶縁膜をＣＶＤ（化学気相成長）法により形成し、こ
の絶縁膜をエッチングバックすることにより、ゲート電
極３２の側部に側壁絶縁膜３９を形成する。次いで、比
較的高いエネルギーで不純物（例えば、砒素）を基板表
面に向けて高濃度にイオン注入する。この不純物はゲー
ト電極３２及び側壁絶縁膜３９を貫通することができな
いので、ゲート電極３２及び側壁絶縁膜３９の直下域を
挟む基板表面の領域に、高濃度で深い拡散層３８が形成
される。これにより、高濃度で深い拡散層３８の端部に
浅い拡散層３７が設けられてなるソース・ドレインを得
ることができる。
果トランジスタの製造方法を示す断面図である。先ず、
シリコン基板３０上にゲート酸化膜３１を形成し、この
ゲート酸化膜３１上にゲート電極３２を選択的に形成す
る。次に、比較的弱いエネルギーで不純物（例えば、リ
ン）を基板表面に向けてイオン注入する。この不純物
は、ゲート電極３２を貫通することができないので、ゲ
ート電極３２の直下域の基板表面には注入されず、ゲー
ト電極３２の直下域を挟む基板表面の領域に浅い拡散層
３７が形成される。次に、全面に例えばＳｉＯ2 からな
る絶縁膜をＣＶＤ（化学気相成長）法により形成し、こ
の絶縁膜をエッチングバックすることにより、ゲート電
極３２の側部に側壁絶縁膜３９を形成する。次いで、比
較的高いエネルギーで不純物（例えば、砒素）を基板表
面に向けて高濃度にイオン注入する。この不純物はゲー
ト電極３２及び側壁絶縁膜３９を貫通することができな
いので、ゲート電極３２及び側壁絶縁膜３９の直下域を
挟む基板表面の領域に、高濃度で深い拡散層３８が形成
される。これにより、高濃度で深い拡散層３８の端部に
浅い拡散層３７が設けられてなるソース・ドレインを得
ることができる。
【００１６】このようにして製造されたＬＤＤ構造のＭ
ＯＳ型電界効果トランジスタは、ソース・ドレインの相
互に対向する端部に浅い拡散層が設けられているため、
空乏層の拡がりを抑制することができる。また、基板上
に形成される金属配線等とは高濃度の拡散層部分で接続
されるため、金属配線等とのコンタクト抵抗が小さいと
いう利点もある。
ＯＳ型電界効果トランジスタは、ソース・ドレインの相
互に対向する端部に浅い拡散層が設けられているため、
空乏層の拡がりを抑制することができる。また、基板上
に形成される金属配線等とは高濃度の拡散層部分で接続
されるため、金属配線等とのコンタクト抵抗が小さいと
いう利点もある。
【００１７】一方、ＭＯＳ型電界効果トランジスタを微
細化することにより、ゲート電極の配線抵抗が増大する
という問題点もある。図９は、従来のＭＯＳ型電界効果
トランジスタを示す模式的平面図である。シリコン基板
２０上にはゲート酸化膜（図示せず）を介してゲート電
極２２が直線状に形成されている。そして、ゲート酸化
膜及びゲート電極２２上には層間絶縁膜（図示せず）が
形成されており、この層間絶縁膜上には所定のパターン
で金属配線（図示せず）が形成されている。この金属配
線は、層間絶縁膜に選択的に形成されたコンタクトホー
ル２５，２６，２７を介してソース２４ａ、ドレイン２
４ｂ及びゲート電極２２に電気的に接続されている。
細化することにより、ゲート電極の配線抵抗が増大する
という問題点もある。図９は、従来のＭＯＳ型電界効果
トランジスタを示す模式的平面図である。シリコン基板
２０上にはゲート酸化膜（図示せず）を介してゲート電
極２２が直線状に形成されている。そして、ゲート酸化
膜及びゲート電極２２上には層間絶縁膜（図示せず）が
形成されており、この層間絶縁膜上には所定のパターン
で金属配線（図示せず）が形成されている。この金属配
線は、層間絶縁膜に選択的に形成されたコンタクトホー
ル２５，２６，２７を介してソース２４ａ、ドレイン２
４ｂ及びゲート電極２２に電気的に接続されている。
【００１８】ＭＯＳ型電界効果トランジスタの微細化に
伴ってゲート電極２２のチャネル方向の長さＬを縮小す
ると、ゲート電極２２の断面積も縮小するため配線抵抗
が増大し、幅Ｗ方向での電圧降下が大きくなる。特にト
ランジスタが高速で動作する場合、この配線抵抗の容量
成分が高速動作を著しく阻害する。
伴ってゲート電極２２のチャネル方向の長さＬを縮小す
ると、ゲート電極２２の断面積も縮小するため配線抵抗
が増大し、幅Ｗ方向での電圧降下が大きくなる。特にト
ランジスタが高速で動作する場合、この配線抵抗の容量
成分が高速動作を著しく阻害する。
【００１９】このような問題点を回避するために、従来
は、ゲート電極上にＷＳｉx又はＴｉＳｉx等のシリコン
化合物からなる導電膜を形成し、配線抵抗を小さくして
いる。
は、ゲート電極上にＷＳｉx又はＴｉＳｉx等のシリコン
化合物からなる導電膜を形成し、配線抵抗を小さくして
いる。
【００２０】
【発明が解決しようとする課題】しかしながら、前述し
た基板表面に基板と同一導電型の不純物を部分的に注入
することにより短チャネル効果を抑制する方法において
は、基板と同一導電型のイオンを基板表面にイオン注入
する工程が必要であり工程数が増加すると共に、イオン
注入装置に特殊な加工を施す必要があるという欠点があ
る。また、ＬＤＤ構造とすることにより短チャネル効果
を抑制する方法においては、ソース・ドレインを形成す
るためのイオン注入工程が２回必要であると共に側壁絶
縁膜を形成する工程が必要であり、製造工程が多くなる
という欠点がある。従って、短チャネル効果を抑制する
ための従来の方法は、いずれも製造工程が複雑になり生
産性の低下及び半導体装置の製造コストの上昇を招来す
る。
た基板表面に基板と同一導電型の不純物を部分的に注入
することにより短チャネル効果を抑制する方法において
は、基板と同一導電型のイオンを基板表面にイオン注入
する工程が必要であり工程数が増加すると共に、イオン
注入装置に特殊な加工を施す必要があるという欠点があ
る。また、ＬＤＤ構造とすることにより短チャネル効果
を抑制する方法においては、ソース・ドレインを形成す
るためのイオン注入工程が２回必要であると共に側壁絶
縁膜を形成する工程が必要であり、製造工程が多くなる
という欠点がある。従って、短チャネル効果を抑制する
ための従来の方法は、いずれも製造工程が複雑になり生
産性の低下及び半導体装置の製造コストの上昇を招来す
る。
【００２１】また、従来、前述したように、ゲート電極
上にチタン又はタングステン等のシリコン化合物からな
る導電膜を形成しゲート電極を微細化することによる抵
抗の増大を抑制しているが、この方法は工程数の増大を
招来し、半導体装置の製造がより一層複雑になって半導
体装置の製造コストが上昇する。
上にチタン又はタングステン等のシリコン化合物からな
る導電膜を形成しゲート電極を微細化することによる抵
抗の増大を抑制しているが、この方法は工程数の増大を
招来し、半導体装置の製造がより一層複雑になって半導
体装置の製造コストが上昇する。
【００２２】本発明はかかる問題点に鑑みてなされたも
のであって、短チャネル効果を抑制できると共にゲート
電極の配線抵抗が小さく、高集積化及び高速動作が可能
のＭＯＳ型電界効果トランジスタを製造できて、且つ、
製造工程を簡略化でき製品コストを低減できるＭＯＳ型
電界効果トランジスタの製造方法を提供することを目的
とする。
のであって、短チャネル効果を抑制できると共にゲート
電極の配線抵抗が小さく、高集積化及び高速動作が可能
のＭＯＳ型電界効果トランジスタを製造できて、且つ、
製造工程を簡略化でき製品コストを低減できるＭＯＳ型
電界効果トランジスタの製造方法を提供することを目的
とする。
【００２３】
【課題を解決するための手段】本発明に係るＭＯＳ型電
界効果トランジスタの製造方法は、基板上にチャネル方
向の長さが上部より下部の方が短い形状のゲート電極を
設ける工程と、前記ゲート電極の厚い部分は貫通せずに
薄い部分は貫通する条件で第１の不純物を基板に向けて
イオン注入することにより前記基板表面にソース・ドレ
イン領域を形成する工程とを有することを特徴とする。
界効果トランジスタの製造方法は、基板上にチャネル方
向の長さが上部より下部の方が短い形状のゲート電極を
設ける工程と、前記ゲート電極の厚い部分は貫通せずに
薄い部分は貫通する条件で第１の不純物を基板に向けて
イオン注入することにより前記基板表面にソース・ドレ
イン領域を形成する工程とを有することを特徴とする。
【００２４】
【作用】本発明においては、先ず、基板上にチャネル方
向の長さが上部より下部の方が短いゲート電極を形成す
る。このような形状のゲート電極は、例えばプラズマエ
ッチング等のエッチング工程で発生するノッチング現象
を利用することにより形成することができる。その後、
このゲート電極の厚い部分は貫通せずに薄い部分は貫通
する条件で第１の不純物を前記基板に向けてイオン注入
する。そうすると、イオンは前記ゲート電極の厚い部分
の直下域の基板表面には注入されず、イオンが飛来する
際にゲート電極が全く介在しない部分の基板表面には比
較的深くまでイオンが注入される。また、ゲート電極の
薄い部分を貫通したイオンは、その直下域の基板表面に
比較的浅くイオン注入される。このようにして、本発明
方法によれば、１回のイオン注入工程で、浅い不純物領
域と深い不純物領域とを形成することができて、実質的
にＬＤＤ構造と同様のＭＯＳ型電界効果トランジスタを
製造することができ、製造工程を著しく簡略化すること
ができる。この場合に、イオン注入装置は従来使用して
いるものをそのまま使用することができるので、装置の
改造等の必要はない。
向の長さが上部より下部の方が短いゲート電極を形成す
る。このような形状のゲート電極は、例えばプラズマエ
ッチング等のエッチング工程で発生するノッチング現象
を利用することにより形成することができる。その後、
このゲート電極の厚い部分は貫通せずに薄い部分は貫通
する条件で第１の不純物を前記基板に向けてイオン注入
する。そうすると、イオンは前記ゲート電極の厚い部分
の直下域の基板表面には注入されず、イオンが飛来する
際にゲート電極が全く介在しない部分の基板表面には比
較的深くまでイオンが注入される。また、ゲート電極の
薄い部分を貫通したイオンは、その直下域の基板表面に
比較的浅くイオン注入される。このようにして、本発明
方法によれば、１回のイオン注入工程で、浅い不純物領
域と深い不純物領域とを形成することができて、実質的
にＬＤＤ構造と同様のＭＯＳ型電界効果トランジスタを
製造することができ、製造工程を著しく簡略化すること
ができる。この場合に、イオン注入装置は従来使用して
いるものをそのまま使用することができるので、装置の
改造等の必要はない。
【００２５】また、本発明方法により製造されたＭＯＳ
型電界効果トランジスタは、ゲート電極の上部部分のチ
ャネル方向の長さが長いので、ゲート長が同一である従
来のＭＯＳ型電界効果トランジスタに比してゲート電極
の断面積が大きく、導電性が良好である。従って、ゲー
ト電極上にチタン又はタングステン等のシリコン化合物
からなる導電膜を形成する必要がない。
型電界効果トランジスタは、ゲート電極の上部部分のチ
ャネル方向の長さが長いので、ゲート長が同一である従
来のＭＯＳ型電界効果トランジスタに比してゲート電極
の断面積が大きく、導電性が良好である。従って、ゲー
ト電極上にチタン又はタングステン等のシリコン化合物
からなる導電膜を形成する必要がない。
【００２６】なお、前記ソース・ドレインを形成する際
に、ゲート電極の厚い部分は貫通せずに薄い部分は貫通
する条件で第１の不純物を基板に向けてイオン注入し、
前記ゲート電極の薄い部分も貫通しない条件で第２の不
純物を基板に向けてイオン注入すると、従来のＬＤＤ構
造と略同一の構造のＭＯＳ型電界効果トランジスタを製
造することができる。また、一般的に、ゲート電極の厚
さは０．３乃至０．５μｍであるため、前記第１及び第
２の不純物は２００ｋｅＶ以下のエネルギーでイオン注
入すればよい。
に、ゲート電極の厚い部分は貫通せずに薄い部分は貫通
する条件で第１の不純物を基板に向けてイオン注入し、
前記ゲート電極の薄い部分も貫通しない条件で第２の不
純物を基板に向けてイオン注入すると、従来のＬＤＤ構
造と略同一の構造のＭＯＳ型電界効果トランジスタを製
造することができる。また、一般的に、ゲート電極の厚
さは０．３乃至０．５μｍであるため、前記第１及び第
２の不純物は２００ｋｅＶ以下のエネルギーでイオン注
入すればよい。
【００２７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００２８】図１乃至図６は本発明の実施例に係るＭＯ
Ｓ型電界効果トランジスタの製造方法を工程順に示す断
面図である。
Ｓ型電界効果トランジスタの製造方法を工程順に示す断
面図である。
【００２９】先ず、図１に示すように、シリコン基板１
０の表面に、公知の方法により、素子分離膜３を選択的
に形成し、素子分離膜３により基板１０の表面を複数の
素子形成領域に分離する。
０の表面に、公知の方法により、素子分離膜３を選択的
に形成し、素子分離膜３により基板１０の表面を複数の
素子形成領域に分離する。
【００３０】次に、図２に示すように、素子形成領域の
基板表面を熱酸化させてゲート酸化膜１を例えば約０．
８ｎｍの厚さに形成する。その後、ＣＶＤ法により、全
面にポリシリコン膜５を例えば約０．４μｍの厚さに形
成する。
基板表面を熱酸化させてゲート酸化膜１を例えば約０．
８ｎｍの厚さに形成する。その後、ＣＶＤ法により、全
面にポリシリコン膜５を例えば約０．４μｍの厚さに形
成する。
【００３１】次に、図３に示すように、ポリシリコン膜
５上に、通常のフォトリソグラフィー法によって、所望
のゲート電極のパターン（チャネル方向の長さが例えば
約１μｍのパターン）でレジスト６を形成する。
５上に、通常のフォトリソグラフィー法によって、所望
のゲート電極のパターン（チャネル方向の長さが例えば
約１μｍのパターン）でレジスト６を形成する。
【００３２】その後、図４に示すように、レジスト６を
マスクとして、ＥＣＲ（電子サイクロトロン共鳴）エッ
チング装置によってポリシリコン膜５をエッチングし、
ゲート電極２をパターン形成する。このＥＣＲエッチン
グ工程においては、ゲート電極２の下部が基板表面に平
行な方向にエッチングされる所謂ノッチング現象が生じ
る。そこで、このノッチング現象を利用して、ゲート電
極２の下部の両側を例えば約０．２５μｍの高さで基板
表面に平行な方向に各０．３μｍ程度だけエッチングす
る。これにより、ゲート電極２のゲート酸化膜１に接す
る電極下部の長さ（ゲート長）は例えば約０．４μｍ、
上部の長さは例えば約１μｍとなり、ゲート電極２はＴ
字形の形状をなす。従って、ゲート電極２はチャネル方
向の中央部が厚く、その両側の側部は薄くなる。
マスクとして、ＥＣＲ（電子サイクロトロン共鳴）エッ
チング装置によってポリシリコン膜５をエッチングし、
ゲート電極２をパターン形成する。このＥＣＲエッチン
グ工程においては、ゲート電極２の下部が基板表面に平
行な方向にエッチングされる所謂ノッチング現象が生じ
る。そこで、このノッチング現象を利用して、ゲート電
極２の下部の両側を例えば約０．２５μｍの高さで基板
表面に平行な方向に各０．３μｍ程度だけエッチングす
る。これにより、ゲート電極２のゲート酸化膜１に接す
る電極下部の長さ（ゲート長）は例えば約０．４μｍ、
上部の長さは例えば約１μｍとなり、ゲート電極２はＴ
字形の形状をなす。従って、ゲート電極２はチャネル方
向の中央部が厚く、その両側の側部は薄くなる。
【００３３】次に、図５に示すように、レジスト６を剥
離した後、例えば約１６０ｋｅＶのエネルギーで全面に
リン（Ｐ）イオンをイオン注入する。このリンイオンは
厚さが例えば約０．４μｍのゲート電極２の中央部の厚
い部分を貫通できないため、このゲート電極２の厚い部
分の直下の基板１０にはイオンが導入されない。一方、
ゲート電極２の上部はり出し部分を貫通したイオンは、
その直下の基板内に例えば約０．０５μｍの深さまで進
入する。また、イオンの飛来工程にゲート電極２が全く
介在しない部分のシリコン基板内には、例えば約０．２
μｍの深さのソース・ドレイン４ａ，４ｂが自己整合的
に形成される。
離した後、例えば約１６０ｋｅＶのエネルギーで全面に
リン（Ｐ）イオンをイオン注入する。このリンイオンは
厚さが例えば約０．４μｍのゲート電極２の中央部の厚
い部分を貫通できないため、このゲート電極２の厚い部
分の直下の基板１０にはイオンが導入されない。一方、
ゲート電極２の上部はり出し部分を貫通したイオンは、
その直下の基板内に例えば約０．０５μｍの深さまで進
入する。また、イオンの飛来工程にゲート電極２が全く
介在しない部分のシリコン基板内には、例えば約０．２
μｍの深さのソース・ドレイン４ａ，４ｂが自己整合的
に形成される。
【００３４】次いで、図６に示すように、公知の方法に
より基板１０上に層間絶縁膜１３を形成し、この層間絶
縁膜１３のソース・ドレイン４ａ，４ｂ及びゲート電極
２に整合する位置にコンタクト孔を形成する。そして、
このコンタクト孔をＡｌ-Ｓｉで埋め込み、ソース・ド
レイン４ａ，４ｂ及びゲート電極２と電気的に接続する
Ａｌ-Ｓｉ電極１２、１１を得る。これにより、ＭＯＳ
型電界効果トランジスタが完成する。
より基板１０上に層間絶縁膜１３を形成し、この層間絶
縁膜１３のソース・ドレイン４ａ，４ｂ及びゲート電極
２に整合する位置にコンタクト孔を形成する。そして、
このコンタクト孔をＡｌ-Ｓｉで埋め込み、ソース・ド
レイン４ａ，４ｂ及びゲート電極２と電気的に接続する
Ａｌ-Ｓｉ電極１２、１１を得る。これにより、ＭＯＳ
型電界効果トランジスタが完成する。
【００３５】本実施例においては、１回のイオン注入に
より、相互に対向する側の端部に浅い拡散層が設けられ
たソース・ドレインを形成することができる。このよう
な形状のソース・ドレインを有するＭＯＳ型電界効果ト
ランジスタは、従来のＬＤＤ構造のＭＯＳ型電界効果ト
ランジスタと同様に、ドレイン近傍での空乏層の拡がり
を抑制できるので、短チャネル効果に起因する種々の不
都合の発生を回避することができる。また、図６に示す
ように、電極１２は、ソース・ドレイン４ａ，４ｂの深
い拡散層部分でこれらと電気的に接続できるため、電極
とソース・ドレインとのコンタクト抵抗の増大も回避で
きる。更に、ゲート電極の断面形状がＴ字型であるた
め、ゲート長が同一の従来のＭＯＳ型電界効果トランジ
スタに比してゲート電極の配線抵抗が小さく、ゲート電
極上に個別に導電膜を形成する必要がないと共に、ゲー
ト電極と金属配線とのコンタクト面積を大きくすること
ができて、ゲート電極と金属配線とのコンタクト抵抗を
低減することもできる。更にまた、本実施例において
は、イオン注入装置等は従来のものをそのまま使用する
ことができるので、製造工程を簡略化できることと相俟
って、半導体装置の製造コストを低減することができ
る。例えば、下記表１に示すように、本実施例において
はＬＤＤイオン注入工程からエッチングバック後の洗浄
工程までの工程を削減することができて、ソース・ドレ
インを形成するための工程を従来の１／３に低減するこ
とができる。
より、相互に対向する側の端部に浅い拡散層が設けられ
たソース・ドレインを形成することができる。このよう
な形状のソース・ドレインを有するＭＯＳ型電界効果ト
ランジスタは、従来のＬＤＤ構造のＭＯＳ型電界効果ト
ランジスタと同様に、ドレイン近傍での空乏層の拡がり
を抑制できるので、短チャネル効果に起因する種々の不
都合の発生を回避することができる。また、図６に示す
ように、電極１２は、ソース・ドレイン４ａ，４ｂの深
い拡散層部分でこれらと電気的に接続できるため、電極
とソース・ドレインとのコンタクト抵抗の増大も回避で
きる。更に、ゲート電極の断面形状がＴ字型であるた
め、ゲート長が同一の従来のＭＯＳ型電界効果トランジ
スタに比してゲート電極の配線抵抗が小さく、ゲート電
極上に個別に導電膜を形成する必要がないと共に、ゲー
ト電極と金属配線とのコンタクト面積を大きくすること
ができて、ゲート電極と金属配線とのコンタクト抵抗を
低減することもできる。更にまた、本実施例において
は、イオン注入装置等は従来のものをそのまま使用する
ことができるので、製造工程を簡略化できることと相俟
って、半導体装置の製造コストを低減することができ
る。例えば、下記表１に示すように、本実施例において
はＬＤＤイオン注入工程からエッチングバック後の洗浄
工程までの工程を削減することができて、ソース・ドレ
インを形成するための工程を従来の１／３に低減するこ
とができる。
【００３６】
【表１】
【００３７】更にまた、本実施例においては、側壁絶縁
膜を使用することなく従来のＬＤＤ構造に近い構造のソ
ース・ドレインを形成することができるため、従来のＬ
ＤＤ構造のＭＯＳ型トランジスタに特有のエッチングバ
ック工程における側壁絶縁膜のばらつき等の不都合がな
い。
膜を使用することなく従来のＬＤＤ構造に近い構造のソ
ース・ドレインを形成することができるため、従来のＬ
ＤＤ構造のＭＯＳ型トランジスタに特有のエッチングバ
ック工程における側壁絶縁膜のばらつき等の不都合がな
い。
【００３８】なお、上記実施例においては、ソース・ド
レイン４ａ，４ｂにリンイオンのみを注入したが、この
とき、リンのイオン注入は低濃度で注入し、その後、砒
素イオンを例えば８０ｋｅＶのエネルギーで高濃度にイ
オン注入すると、例えば約０．０５μｍの深さに拡散層
が形成される。このとき、ゲート電極部分ではノッチン
グ部分さえも、砒素イオンは貫通できないので砒素拡散
層はゲート電極直下には拡がらず、従来の側壁絶縁膜を
利用したＭＯＳ型電界効果トランジスタの製造方法によ
り製造されたＬＤＤ構造により一層近い拡散層構造のト
ランジスタを製造することができる。この場合は、例え
ばソース・ドレインと金属電極とのコンタクト抵抗の低
減化等の理由によりリンと砒素の２重拡散構造を形成す
る際に、従来のＬＤＤ構造のＭＯＳ型トランジスタの製
造方法のように２つのイオン注入工程の間に側壁絶縁膜
成膜工程又はエッチングバッグ工程が介在しないので、
装置間の移動時間及び工程数を短縮できるという効果を
得ることができる。
レイン４ａ，４ｂにリンイオンのみを注入したが、この
とき、リンのイオン注入は低濃度で注入し、その後、砒
素イオンを例えば８０ｋｅＶのエネルギーで高濃度にイ
オン注入すると、例えば約０．０５μｍの深さに拡散層
が形成される。このとき、ゲート電極部分ではノッチン
グ部分さえも、砒素イオンは貫通できないので砒素拡散
層はゲート電極直下には拡がらず、従来の側壁絶縁膜を
利用したＭＯＳ型電界効果トランジスタの製造方法によ
り製造されたＬＤＤ構造により一層近い拡散層構造のト
ランジスタを製造することができる。この場合は、例え
ばソース・ドレインと金属電極とのコンタクト抵抗の低
減化等の理由によりリンと砒素の２重拡散構造を形成す
る際に、従来のＬＤＤ構造のＭＯＳ型トランジスタの製
造方法のように２つのイオン注入工程の間に側壁絶縁膜
成膜工程又はエッチングバッグ工程が介在しないので、
装置間の移動時間及び工程数を短縮できるという効果を
得ることができる。
【００３９】また、上述した実施例では、ｎチャネルＭ
ＯＳ型電界効果トランジスタの製造方法について具体的
に述べたが、基板としてｎ型半導体基板を用い、注入す
るイオン種をリン又は砒素からボロン（Ｂ）に変更すれ
ば、ｐチャネルＭＯＳ型電界効果トランジスタを製造す
ることができる。
ＯＳ型電界効果トランジスタの製造方法について具体的
に述べたが、基板としてｎ型半導体基板を用い、注入す
るイオン種をリン又は砒素からボロン（Ｂ）に変更すれ
ば、ｐチャネルＭＯＳ型電界効果トランジスタを製造す
ることができる。
【００４０】更に、ｎチャネルＭＯＳ型電界効果トラン
ジスタとｐチャネルＭＯＳ型電界効果トランジスタとを
組み合わせることにより、ＣＭＯＳ集積回路を製造する
ことも可能である。この場合は、ゲート電極形成からソ
ース・ドレイン拡散層形成までの工程を従来のＬＤＤ構
造のＭＯＳ型トランジスタの製造方法に対して半分以下
にすることができる。
ジスタとｐチャネルＭＯＳ型電界効果トランジスタとを
組み合わせることにより、ＣＭＯＳ集積回路を製造する
ことも可能である。この場合は、ゲート電極形成からソ
ース・ドレイン拡散層形成までの工程を従来のＬＤＤ構
造のＭＯＳ型トランジスタの製造方法に対して半分以下
にすることができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、チ
ャネル方向の長さが上部よりも下部の方が短いゲート電
極を基板上に形成した後に、前記ゲート電極の厚い部分
は貫通せずに薄い部分は貫通する条件で不純物を前記基
板に向けてイオン注入するから、短チャネル効果を抑制
できるＭＯＳ型電界効果トランジスタを少ない工程で製
造することができ、半導体装置の製造コストを低減でき
る。また、本発明により製造されたＭＯＳ型電界効果ト
ランジスタは、ゲート電極の上部のチャネル方向の長さ
が長く、断面積が大きいのでゲート電極の配線抵抗が小
さく、従来、配線抵抗を低減するために必要とされてい
たＷＳｉx又はＴｉＳｉx等の導電膜をゲート電極の上部
に成膜する工程が不要である。
ャネル方向の長さが上部よりも下部の方が短いゲート電
極を基板上に形成した後に、前記ゲート電極の厚い部分
は貫通せずに薄い部分は貫通する条件で不純物を前記基
板に向けてイオン注入するから、短チャネル効果を抑制
できるＭＯＳ型電界効果トランジスタを少ない工程で製
造することができ、半導体装置の製造コストを低減でき
る。また、本発明により製造されたＭＯＳ型電界効果ト
ランジスタは、ゲート電極の上部のチャネル方向の長さ
が長く、断面積が大きいのでゲート電極の配線抵抗が小
さく、従来、配線抵抗を低減するために必要とされてい
たＷＳｉx又はＴｉＳｉx等の導電膜をゲート電極の上部
に成膜する工程が不要である。
【図１】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の１工程を示す断面図である。
ジスタの製造方法の１工程を示す断面図である。
【図２】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の次の工程を示す断面図である。
ジスタの製造方法の次の工程を示す断面図である。
【図３】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の次の工程を示す断面図である。
ジスタの製造方法の次の工程を示す断面図である。
【図４】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の次の工程を示す断面図である。
ジスタの製造方法の次の工程を示す断面図である。
【図５】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の次の工程を示す断面図である。
ジスタの製造方法の次の工程を示す断面図である。
【図６】本発明の実施例に係るＭＯＳ型電界効果トラン
ジスタの製造方法の次の工程を示す断面図である。
ジスタの製造方法の次の工程を示す断面図である。
【図７】（ａ）、（ｂ）は夫々ゲート電極長が十分に長
いＭＯＳ型電界効果トランジスタ及びゲート電極長が短
いＭＯＳ型電界効果トランジスタの空乏層の形状を示す
断面図である。
いＭＯＳ型電界効果トランジスタ及びゲート電極長が短
いＭＯＳ型電界効果トランジスタの空乏層の形状を示す
断面図である。
【図８】従来のＬＤＤ構造の電界効果トランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】従来のＭＯＳ型電界効果トランジスタを示す模
式的平面図である。
式的平面図である。
１，２１，３１；ゲート酸化膜 ２，２２，３２；ゲート電極 ３；素子分離膜 ４ａ，４ｂ；ソース・ドレイン ５；ポリシリコン膜 ６；レジスト １０，２０，３０；基板 １１，１２；Ａｌ-Ｓｉ電極 １３；空乏層 ２３；空乏層 ３７，３８；拡散層 ３９；側壁絶縁膜
Claims (3)
- 【請求項１】 基板上にチャネル方向の長さが上部より
下部の方が短い形状のゲート電極を設ける工程と、前記
ゲート電極の厚い部分は貫通せずに薄い部分は貫通する
条件で第１の不純物を基板に向けてイオン注入すること
により前記基板表面にソース・ドレイン領域を形成する
工程とを有することを特徴とするＭＯＳ型電界効果トラ
ンジスタの製造方法。 - 【請求項２】 前記ソース・ドレイン領域の形成工程
は、前記第１の不純物をイオン注入した後、前記ゲート
電極の薄い部分も貫通しない条件で第２の不純物を基板
表面に向けてイオン注入する工程を含むことを特徴とす
る請求項１に記載のＭＯＳ型電界効果トランジスタの製
造方法。 - 【請求項３】 前記第１及び第２の不純物は２００ｋｅ
Ｖ以下のエネルギーでイオン注入することを特徴とする
請求項１又は２に記載のＭＯＳ型電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16364193A JPH0722620A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16364193A JPH0722620A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722620A true JPH0722620A (ja) | 1995-01-24 |
Family
ID=15777810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16364193A Pending JPH0722620A (ja) | 1993-07-01 | 1993-07-01 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
-
1993
- 1993-07-01 JP JP16364193A patent/JPH0722620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067322A (ja) * | 2005-09-02 | 2007-03-15 | Denso Corp | Ｌｄｄ構造の半導体装置の製造方法 |
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