JPH02257668A

JPH02257668A - 半導体装置の製造方法

Info

Publication number: JPH02257668A
Application number: JP1076828A
Authority: JP
Inventors: Kazuo Yamaguchi; 和夫山口
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1990-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分ＩＰ）この発明は半導体装置の製造方法に係り、詳しくは、相
補型ＭＯＳトランジスタの製造方法に応用できるＭＯ３
型トランジスタの製造方法に関するものである。

（従来の技術）近年、相補型ＭＯ３（以下ＣＭＯ３と略す）トランジス
タを組み込んだ大規模！８Ｎ＠路（以下ＬＳＩと略す）
は、低消費電力という特性故に、メモリーや論理回路の
分野で広く用いられている。

しかしながら、論理ＬＳＩを高速度に動作させろ為には
、微細化技術と相俟って、自己整合技術によゆ、縮小し
た素子を構成する必要がある。それ故、自己整合技術を
用いた０ＭＯ３ＬＳＩの製進方法が覆々考えられており
、その中で最も典型的な製造方法の一つとして下記文献
に開示されたものがある。

文献：イクステンデット・アブストラクツ・オブ・ザ・
１９ス・コンフエレンス・オン０ソリツド・ステート・
デバイシス・アンド・マテリアルズ、トーキ＊　−（Ｅ
ｘｔｅｎｄｅｄ人ｂｓｔｒａｅｔｓ　　ｏｆ　　ｔｈｅ
　　１９ｔｈ　　Ｃｏｎｆｅｒｅｎｅｅ　　ｏｎ　　５
ｏｌｉｄ　　５ｔａｔｅＤｅｖｉｃｅｓ　ａｎｄ　Ｍａ
ｔｅｒｉｍｌｓ、Ｔｏｋｙｏ）　、　１９８７．　ＰＰ
３４３−３４６第３図（ａｌ　〜ｌｄｌは、上記文献の
図２　（Ｆｉ（，２）の（ａｔから（ｄｌに示された０
ＭＯ３ＬＳＩの製造工程断面図である。ｌａｌから（ｄ
ｌの工程順に従い、製造方法を説明する。

第３図（ａ）に示すように、まず、（１１１）の結晶面
を有するＰ型シリコン基板３０１に、ビ埋込領域３０２
及び虻埋込領域３０３を形成する。

次にＰ型シリコン基板３０１上の全面にＮエピタキシャ
ル層３０４を成長させ、トランジスタを画定する領域の
Ｎ−エピタキシャル層を酸化し、厚い酸化膜３０５に変
換させる。更に、ＮチャンネルＭＯＳトランジスタを形
成すべ％Ｎエピタキシャル層領域へ硼素をイオン注入し
、熱処理により、Ｐウェル領域３０６を形成する。この
Ｐウェル領域３０６と、Ｎ−層として残存しているＮエ
ピタキシャル層領域３０４ａの表面に薄い酸化膜３０７
を形成した後、全面に気相成長（ＣＶＤ）法を用いて窒
化シリコン膜（Ｓｉ、Ｎ４膜）、酸化膜（Ｓ１０２膜）
、ポリシリコン膜を積層して形成する。Ｓｉ３Ｎ４とＳ
　ｉ　０２の２層膜には符号３０８を、ポリシリコン膜
には符号３０９を付す。次に、ポリシリコン膜３０９を
部分的に酸化し、その部分のポリシリコン膜３０９をす
べて酸化膜３１０に変えることにより、Ｐウェル領域３
０６上とＮエピタキシャルＩｉ！領域３０４ａ上に互い
に分離されたポリシリコン膜パターンを得る。その後、
Ｎエピタキシャル層領域３０４ａ上のポリシリコン膜パ
ターンには硼素をイオン注入（７、Ｐウェル領域３０６
上のポリシリコン膜パターンには燐をイオン注入する。

その後、各ポリシリコン膜パターンの一部をエツチング
することにより、ゲートの窓３１１ａ、３１１ｂを作成
する。このゲートの窓３１１ａ、３１１ｂの形成により
各ポリシリコン膜パターンは左右に分かれ、Ｐウェル領
域３０６上には該領域上から引出されるＮチャンネルＭ
ＯＳトランジスタのソース・ドレイン電極としてのポリ
シリコン３０９ａが形成され、Ｎエピタキシャル層領域
３０４ａ上には該領域上から引出されるＰチャンネルＭ
ＯＩ！−ランジスタのソース・ドレイン電極としてのポ
リシリコン３０９ｂが形成されろ。その後、熱酸化によ
り電極ポリシリコン３０９ａ、３０９ｂの表面に酸化膜
３１２を形成する。

次に第３図（ｂｌに示すように、ゲートの窓３１１ａ。

３１１ｂを通してゲートのＳｉＯ□／５ｉ３Ｎ４２層膜
３０８およびその下の酸化膜３０７をエツチング除去し
、さらにサイドエツチングによってポリシリコン３０９
　ａ　、　３０９　ｂ　Ｏｌｌ　部下（ソースコンタク
トおよびドレインコンタクト）の前記２層膜３０８およ
び酸化膜３０７を除去する。この時、エツチングは弗化
水素酸および燐酸などのエッチャントを用い、膜厚の差
や選択性を利用して行う。

次に、第３図（ｃｌに示すように、ポリシリコン３０９
ａ、３０９ｂ下の前記サイドエツチングされた領域を、
ドーピングされていないポリシリコン３１３で埋め戻す
。この埋め戻し工程は、ポリシリコンをＣＶＤ法で全面
に形成し、このポリシリコンの不必要な部分を全面異方
性エツチングで除去することにより行われる。その後、
埋め戻しに使ったポリシリコン３１３と窓３１１ａ、　
３１１ｂ部分のＰウェル領域３０６１！出表面およびＮ
エピタキシャル層領域３０４ａｉｌ出表面に酸化膜３１
４を形成する。その後、ゲートの窓３１１ａからは酸化
Ｍ３１４３１４膜Ｐ型不純物をＰウェル領域３０６にイ
オン打込みし、一方ゲートの窓３１１ｂからは酸化膜３
１４を通してＮ型不純物をＮエピタキシャル層領域３０
４ａにイオン打込みすることにより、Ｐウェル領域３０
６内にはＮチャンネル領域３１５、Ｎエピタキシャル層
領域３０４ａにはＰチャンネル領域３１６を形成する。

このチャンネル領域３１５，３１６はＭＯ３トランジス
タのスレッシシールド電圧を制御するために形成するの
であり、スレッシシールド電圧は、チャンネル領域３１
５，３１６の不純物ドーズ量によって制御される。

その後、熱処理を行う。この熱処理により、Ｐウェル領
域３０６上の電極ポリシリコン３０９ａからは燐（Ｎ型
不純物）がＰウェル領域３０６に拡散し、このＰウェル
領域３０６内に第３図（ｄｌに示すように、Ｎチャンネ
ルＭＯ３）−ランジスタのソース・ドレイン領域３１７
が形成される。と同時に、Ｎ−エピタキシャル層領域３
０４ａ上の電極ポリシリコン３０９ｂからは硼素（Ｐ型
不純物）がＮ−エピタキシャル層領域３０４ａに拡散し
、ＰチャンネルＭＯ３）ランジスタのソース・ドレイン
領域３１８が形成されろ。次に、チャンネル領域３１５
，３１６上の酸化膜３１４をエツチング除去した後、該
チャンネル領域３１５，３１６上に新たに１５０人厚０
ゲート酸化膜３１９を形成する。さらに、そのゲート酸
化膜３１９上にポリシリコンによってゲート電極３２０
，３２１４形成ずろ。ここで、Ｐウェル領域３０６側（
ＮチャンネルＭＯＳトランジスタ側）のゲートｍ１ｌｉ
３２０のポリシリコンには砒素がドープされる。

一方、Ｎエピタキシャル層領域３０４ａ側（Ｐチャンネ
ルＭＯＳトランジスタ側）のゲート電極３２１のポリシ
リコンにはボロンがドープされる。

その後、図示しないがゲート電極３２０，３２１、電極
ポリシリコン３０９ｍ、３０９ｂに接続されろメタル配
線をシリコンドープのアルミニウムで形成し、最後に水
素雰囲気中でアニールすることによロ全工程を終了する
。

（発明が解決しようとする！ｌ！！［）しかしながら、
以上述べた従来の製造方法では、以下に記述するような
製造歩留９を左右する大きな問題点があゆ、個々のトラ
ンジスタの高歩留りと再現性を要求されるＬＳＩの生産
に於いては難点があった。

問題点を詳述すると、第３図の工程断面図ｔｂ＋に於い
て、Ｓ　ｉｏ２／Ｓ　ｉ３Ｎ、　２１１膜３０８および
酸化Ｗｌ！（ＳｉＯ２Ｉｌｌ）　３０７の積層膜をサイ
ドエツチングして、ポリシリコン３０９ａ、３０９ｂの
下面を露出させろ工程を採用しているが、特にＳｉ３Ｎ
。

のエツチングには、ポリシリコン３０９ｍ、３０９ｂと
選択性を持たせろために熱リン酸を用いている。

ところが、ポリシリコン３０９ａ、３０９ｂには、高濃
度のボロンや砒素を含んでいろため、ポリシＩＪ　ニア
　ン３０９　ａ　ｐ３０９　ｂをエツチングせずに、Ｓ
ｉ３Ｎ、たけをエツチングするように制御することが非
常に難しい。サイドエツチングが過剰となった場合には
、ポリシリコン３０９ａ、３０９ｂの下面が挾られた状
態となり、次工程（Ｃ）に於いて、ポリシリコン３１３
を埋め込んでも、このポリシリ：２ン３１３とポリシリ
コン３０９ａ、３０９ｂが繋らない。従って工程（ｄ）
に於いてポリシリコン３０９ｍ、３０９ｂから領域３０
６，３０４ａへの不純物拡散によって作る予定のソース
・ドレイン領域３１７，３１８が形成されない。即ち、
トランジスタ構造が構成できない。逆に、ポリシリコン
３０９ａ、３０９ｂの扶れを防ぐ為にＳｉ３Ｎ。

のサイドエツチング時間を少なくしてＳｉ３Ｎ、が残っ
た場合には、Ｓｉ、Ｎ４が、ポリシリコン３０９ａ。

３０９ｂから領域３０６，３０４ａへの不純物拡散の障
害となるのは明らかである。

更に、熱リン酸でＳｉ３Ｎ４をエツチングする場合、温
度の制御性の点から沸騰させて用いるのが普通であるが
、サイドエツチングで生じた空隙部は狭く、気泡が妨げ
となってエツチングが不均一となる。

以上の様に、従来の製造方法に於いては、トランジスタ
の歩留りを左右する重要工程で上記の欠点があり、歩留
りを度外視した試作では問題とならないが、高歩留りと
再現性を要求される量産では根本的な欠陥となっていた
。

この発明は上記の点に鑑みなされたもので、歩留り及び
再現性に優れ、かつトランジスタの性能向上も図れる半
導体装置の製造方法を提供することを目的とする。

（ＩＩ！ＩＩ！Ｉを解決するための手段）この発明では
、半導体基体上にポリシリコン膜を被着させ、その上に
マスクパターンを形成し、そのマスクパターンをマスク
としてポリシリコン膜の選択酸化を行うことにより、ゲ
ート部のポリシリコン膜を酸化膜に変換し、その酸化膜
の両側に残存するソース・ドレイン電極としてのポリシ
リコン膜に不純物を導入し、その後、前記酸化膜を除去
することによりゲート部に窓を開け、その窓から基体に
不純物を導入した後、熱処理することにより、前記不純
物を導入した部分にチャンネル領域を形成し、同時に前
記ポリシリコン膜からの不純物拡散によりソース・ドレ
イン領域を基体内に形成し、その後、全面に対する膜形
成と異方性エツチングによりｖｉ、膜を前記窓の側壁に
のみ残した後、前記窓底部の前記チャンネル領域表面に
ゲート總縁膜を形成し、さらにその上に窓部を埋めてゲ
ート電極を形成する。

（作　用）上記の方法では、ＳｉＯ□／　Ｓ　ｉ　、Ｎｊ／　Ｓ　
ｉ　Ｏ２の積層膜をサイドエツチングしてポリシリコン
膜を露出させる工程を一切使用することなしにＭＯＳ）
ランジスタが構成されろ。また、ポリシリコンを用いた
自己整合（セルファライン）技術をそのまま継承してお
ゆ、マスクパターン形成時のフォトリソグラフィにより
自動的にトランジスタのゲート。

ソース、およびドレインの各領域が決定される。

まｔこ、ポリシリコン膜から変換された酸化膜の厚さ（
厚さと幅が比例する）によってゲート長が自由に制御さ
れ、しかも窓の側壁に膜を残して窓を狭めることにより
、リソグラフィの限界以下にゲート長を短くすることが
できろ。

（実施例）以下この発明の実施例を図面を参照して説明する。実施
例は、いずれもこの発明を０ＭＯ３）ランジスタの製造
工程に応用した場合である。

第１図はこの発明の第１の実施例を示し、以下詳細に製
造工程を順に説明する。

第１図ｉａｌに示すように、まず、（１１１）の結晶面
を有するＰ型シリコン基板１０１に硼素と砒素を拡散し
て、８００〜１０００Ω／口のビ拡散層１０２と、２０
〜３０Ω／口のＮ＋拡散層１０３を形成する。次に、基
板１０１上の全面に、５〜１０Ω・（至）のＮ−エピタ
キシャル層１０４を約０．８μｍの厚さに成長させる。

しかる後、熱酸化してエピタキシャル層１０４の表面に
図示しないが約５００人の厚さの酸化膜を形成し、さら
にその上に約２０００人の厚さの窒化膜を図示しないが
耐着させる。その後、分離酸化膜を形成する予定領域の
前記酸化膜と窒化膜を除去し、更に同領域のエピタキシ
ャル層１０４を約４０００人の深さだけエツチングする
。その後、エピタキシャル層１０４のエツチングされた
部分に、公知の高圧酸化技術を用いて約１μｍの厚さの
分離酸化膜１０５を形成する。この分離酸化ｙ！１０５
の形成により、エピタキシャルＦ１１０４は、Ｎチャン
ネルＭＯ３）ランジスタを形成するための第１領域１０
４ａと、ＰチャンネルＭＯ３Ｉ−ランジスタを形成する
ための第２領域１０４ｂに分かれる。その後、前記の窒
化膜をリン酸によるエツチングで全部除去する。

次に、硼素を１００　ｋｅＶのエネルギーで１〜５Ｘ　
１０′３ｉｏｎｓ／　ｃｄのドーズｆｆｉだけ第１領域
１０４ａに選択的にイオン注入し、１２００℃で熱処理
することにより、第１領域１０４ａをＰウェル領域１０
４ａ（第１領域と同一符号を付す）とする。

次に、前記の約５００人の厚さの酸化膜を除去した後、
領域１０４ｍ、１０４ｂおよび分離酸化膜１０５上の全
面（エピタキシャル層上の全面）に約３０００人の厚さ
の第１ポリシリコン１０６を付着させろ。そのｉ、９０
０℃で熱酸化することにより、第１ポリシリコン１０６
の表面を約２０００人の酸化膜１０７に変換させろ。さ
らにその上に約２０００人の窒化膜１０８を付着させ、
公知のフォトリソグラフィ技術を用いて、電極の分離及
びトランジスタのゲートとなるべき領域の窒化膜１０８
を除去する。

次に、残存窒化１１ＪＩＱ８をマスクとして、該窒化膜
１０８で覆われていない第１ポリシリコン１０６を熱酸
化し、第１図（ｂｌに示すように約８０００人の厚さの
酸化膜１０９へ変える。この時、酸化膜１０９は、Ｐウ
ェル領域１０４ａと第２領域１０４ｂ間の電極分離部で
、さらにはＰウェル領域１０４ａと第２＠域１０４ｂ上
のトランジスタのゲートとなろべき部分でそれぞれ形成
される。

そして、この酸化膜１０９の形成により第１ポリシリコ
ン膜１０６は分離されて、Ｐウェル領域１０４ａ上には
該領域上から左右に引き出されろＮチャンネルＭＯ３）
ランジスタのソース・ドレイン電極としてのポリシリコ
ン１０６ａが形成され、第２領域１０４ｂ上には該領域
上から左右に引き出されろＰチャンネルＭＯＳトランジ
スタのソース・ドレイン電極としてのポリシリコンｌｌ
０６ｂが形成される。その後、フォトレジストをマスク
とした選択イオン注入により、ポリシリコン１０６ａに
は砒素を１５０　ｋｅＶ、　１〜５　Ｘ　１０１６ｉｏ
ｎｓ／ａｗｌの条件でイオン注入し、ポリシリコン１０
６ｂには硼素を１００　ｋｅＶ、　１〜５　Ｘ　１０”
　１ｏｎｓ／ｃｄの条件でイオン注入する。

次に、Ｐウェル領域１０４ｍと第２領域１０４ｂ間の電
極分離部の酸化膜１０９をフォトレジストで覆った状態
で、Ｐウェル領域１０４ａ上および第２領域１０４ｂ上
のトランジスタのゲート領域の酸化！ＰＪ１０９を第１
図（ｃｌに示すように弗化水素酸を用いて除去し、ゲー
トの窓１１０ａ、１１０ｂを形成する。その後、レジス
トを除去した後、窓１１０ａ、１１０ｂの側面および底
面（ポリシリコン１０６ａ、１０６ｂの端面および領域
１０４ｍ。

１０４ｂの表面）に８００℃の熱酸化で約１０００人の
酸化膜１１１を形成する。そして、この酸化ｙｌＩ　１
１形成後、窓１１０ａ、１１０ｂを交互にフォトレジス
トで覆いながら、開いている窓１１０ａ、１１０ｂから
Ｐ　’ｙ　ｘ　外領域１０４ａには硼素を、第２領域１
０４ｂには砒素をそれぞれ４０　ｋａＶ、　０．５〜Ｉ
　Ｘ　１０”ｉｏｒ＋ｓ／ｄの条件でイオン注入する。

その後、８００℃〜９００℃のＮ２雰囲気でアニールす
る。このアニールによす、前記Ｐウェル領域１０４ａと
第２領域１０４ｂの前記硼素または砒素が打込まれた部
分にはチャンネル領域１１２，１１３が形成され、同時
にポリシリコン１０６　ａ、　１０６　ｂからの不純物
（砒素または硼素）の拡散により、Ｐウェル領域１０４
ａ内にはＮチャンネルＭＯＳトランジスタのソース・ド
レイン領域１１４が、また第２領域１０４ｂ内にはＰチ
ャンネルＭＯＳトランジスタのソース・ドレイン領域１
１５が形成される。

次に、第１図ｆｄ）に示すように、前記窓１１０ａ。

１１０ｂ内を含む全面に、公知の減圧気相成長法を用い
て約１０００人の厚さの酸化膜１１６を成長させ、更に
同じ方法で約２０００人の厚さの第２ポリシリコン１１
７を成長させろ。

その後、ＣＦ４を主成分とするガスを用いて、公知のり
アクティブ・イオン・エツチング法で第２ポリシリコン
１１７および酸化３１１１６，１１１を異方性エツチン
グする。すると、第２ポリシリコン１１７および酸化Ｗ
Ｉ１．ｌ１６，１１１は、第１図ｔｅ＋に示すように窓
１１０ａ、１１０ｂの凹み側面（窒化膜１０８の端部ひ
さし下）のみに残ることになる。このように第２ポリシ
リコン１１７と酸化膜１１６が残ることにより、これら
で窓１１０ａ。

１１０ｂの凹み側面が埋められろようになり、かつ窓１
１０ａ、１１０ｂが狭められろ。なお、このエツチング
時、領域１０４ｍ、１０４ｂの単結晶シリコンおよび窒
化ｆｉ１０８がエツチングのストッパーの役目を果す。

その後、前記エツチングにより窓１１０ａ。

１１０ｂの底部に露出したチャンネル領域１１２゜１１
３の表面に８００℃の熱酸化で第１図（ｆ）に示すよう
に約１５０八属のゲート酸化Ｗ１．１１８を形成する。

この時、窓１１０ａ、１１０ｂ側面の第２ポリシリコン
１１７の表面にも酸化膜１１９が形成されろ。その後、
窓１１０ａ、１１０ｂを埋め込んで、全面に第３ポリシ
リコン１２０を約３０００人の厚さに気相成長させる。

この時、前記のように窓１１０ｍ、１１０ｂの凹み側面
を酸化！ｌ！ｉ！！１１６および第２ポリシリコン１１
７で埋め込んでおくと、この窓１１０ａ、１１０ｂ部分
で第３ポリシリコン１２０上に生じろ凹みが少なくなる
。その後、第２領域１０４ｂ側（ＰチャンネルＭＯ３）
−ランジスタ側）の第３ポリシリコン１２０をフォトレ
ジストで覆った状態で、Ｐウェル領域１０４ａ側（Ｎチ
ャンネルＭＯＳトランジスタ側）の第３ポリシリコン１
２０に砒素をイオン注入する。イオン注入の条件は、４
０　ｋｅＶ、　Ｉ　Ｘ　１０”　１ｏｎｓ／ｅｊである
。次に同様にＰチャンネル領域１０４ａ側の第３ポリシ
リコン１２０をフォトレジストで覆った状態で、第２領
域１０４ｂ側の第３ポリシリコン１２０に硼素を４０　
ｋｅＶ　ｐＩ　Ｘ　１０”　１ｏｎｓ／　ａｄの条件で
イオン注入する。その後、公知のフォトリソグラフィ技
術を用いて第３ポリシリコン１２０と窒化膜１０８をド
ライエツチングしてパターニングすることにより、残存
第３ポリシリコン１２０からなるゲート電極を形成ずろ
。このゲートｒｉ極は、ゲート酸化膜１１８上の窓１１
０ａ、１１０ｂ部分およびその周辺領域に形成さメ１ろ
。その後、９００℃でアニーリングを施した後、全面に
気相成長法にて約１５００人の厚さに酸化膜１２１を付
着させる。そして、この酸化膜１２１に残存第３ポリシ
リコン１２０（ゲート電極）上で図示しないがコンタク
トホールを開け、同時にポリシリコン１０６ａ、１０６
ｂ上で酸化膜１２１，１０７にコンタクトホールを開け
た後、これらコンタクトホールを通して第３ポリシリコ
ン１２０およびポリシリコン１０６　ａ、　１０６　ｂ
に接続される図示しないメタル配線を形成する。このメ
タル配線は、アルミニウムーシリコン合金のスパッタと
、公知のフォトリソグラフィ技術による前記合金のパタ
ーニングにより形成される。その後、５００℃の１（２
雰囲気で熱処理する。

以上で、−１配Ｓ構造を有するＣＭＯ３Ｉ−ランジスタ
の製造工程が終了する。

第２図はこの発明の第２の実施例を示す。この第２の実
施例は、ゲート電極に金属例えばタングステンを使用し
た場合である。この第２の実施例において、第２図（ａ
）　〜（ｃｌに示す領域１１２〜１１５の形成工程まで
は、第１図の第１の実施例と同一である。この同一工程
については、第２図（ａｌ〜（Ｃ１中に第１図と同一符
号を付すことにより説明を省略する。

第２図（ｅ）でチャンネル領域１１２，１１３およびソ
ース・ドレイン領域１１４，１１５を形成したならば、
次に、公知の減圧気相成長法を用いて第２図（ｄｌに示
すように、窓１１０ａ、１１０ｂ内を含む全面に第１　
ＣＶＤ酸化［２０１を約２０００人の厚さに付着させる
。

その後、ＣＦ４を主成分とするガスを用いて、公知の異
方性エツチング法で第１　ＣＶＤ酸化ｙｔ２０１および
酸化膜１１１をエツチングする。すると、第１ＣＶＤ酸
化膜２０１および酸化膜１１１は、第２図ｔｅｌに示す
ように窓１１０ａ、１１０ｂの凹み側面のみに残る。こ
のように第１ＣＶＤ酸化膜２０１が残ることにより、こ
の残存第１ＣＶＤ酸化膜２０１で窓１１０ａ、１１０ｂ
の凹み側面が埋められ、かつ窓１１０ａ、１１０ｂが狭
められろ。次に８００℃で熱酸化を行うことにより、前
記エツチングで窓１１０ａ、１１０ｂの底部に露出した
チャンネル領域１１２，１１３の表面に約１５０人の厚
さのゲート酸化１［２０２を形成する。

その後、公知の減圧気相成長法を用いて第２図［ｆ）に
示すように、窓１１０ａ、１１０ｂ内を含む全面に第２
ポリシリコン２０３を約１０００人の厚さに付着させる
。さらに、その上に図示しないがフォトレジストを塗布
し、その後、フォトレジストとポリシリコンと窒化膜で
エツチング速度が同一となるような条件の公知のドライ
エツチング技術で酸化膜１０７が露出するまで全面エツ
チングする。このエツチングにより、第２図（ｇｌに示
すように窒化膜１０８はすべて除去され、第２ポリシリ
コン２０３は前記窓１１０ａ、１１０ｂ内にのみ次のタ
ングステン成長の下地膜として残るのみとなる。また、
レジストも窓１１０ａ、１１０ｂ内で前記第２ポリシリ
コン２０３の内側に残るのみとなる。その残存レジスト
を除去した後、窓１１０ｍ、１１０ｂ内の第２ポリシリ
コン２０３内側にゲート電極として第２図（ｇ）に示す
ようにタングステン２０４を成長させる。この時、タン
グステン２０４の表面が第１ＣＶＤ酸化膜２０１の端部
の高さにほぼ等しくなるまでタングステン成長を行い、
平坦化を図るのが望ましい。

その後、第２図（ｈ）に示すように全面に約２０００人
の厚さに第２ＣＶＤ酸化膜２０５を公知の気相成長技術
を用いて成長させる。そして、この第２ＣＶＤ酸化膜２
０５にタングステン２０４　（ゲート電極）上で図示し
ないがコンタクトホールを開け、同時にポリシリコン１
０６ａ、１０６ｂ上で第２ＣＶＤ酸化膜２０５と酸化膜
１０７にコンタクトホールを開けた後、これらコンタク
トホールを通してタングステン２０４およびポリシリコ
ン１０６　ｍ、　　１０６　ｂに接続される図示しない
メタル配線を第１図の第１の実施例と同様にして形成し
、最後にやはり第１の実施例と同様に５００℃のＨ２雰
囲気で熱処理する。

以上で、ゲート電極に金属（タングステン）を使用した
０ＭＯ８）−ランジスタの製造工程が終了する。ゲート
電極に金属を用いれば、トランジスタの大幅な性能向上
を図れる。

（発明の効果）以上詳細に説明したように、この発明の製造方法によれ
ば、Ｓ　ｉ　Ｏ／Ｓ　ｉ　、Ｎ４／　Ｓ　ｉ　Ｏ２の積
層膜をサイドエツチングしてポリシリコン膜を露出させ
る工程を一切使用することなしにＭＯＳトランジスタを
製造でき、製造歩留りを左右する様な問題点のある工程
が全くないので、トランジスタを高歩留りと良好な再現
性の下に実現でき、延いては大規模集積回路（ＬＳＩ）
の高歩留り・良好な再現性を図ることができる。

しかも、この発明によれば、ポリシリコンを用いたセル
ファライン（自己整合）技術をそのまま継承しており、
マスクパターンのフォトリソグラフィによ９自動的にト
ランジスタのゲート、ソース、ドレインの各領域が決定
される。さらには、ポリシリコンから変換されたゲート
部の酸化膜厚（厚さと輻が比例する）よってゲート長が
自由に制御され、しかも、その酸化膜を除去した部分で
あるゲート部の窓を酸化膜などの膜で狭めることにより
、リソグラフィの限界以下にゲート長を短くすることが
できろ。従ってトランジスタの性能向上も図ることがで
きる。

故に、この発明の製造方法は、大規模ａｕｉｉ回路の一
層の高集積化と高歩留りが期待できるのである。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来の製造方法を示す工程
断面図である。１０１・・・Ｐ型シリコン基板、・１０４・・・Ｎエピ
タキシャル層、１０４ａ・・・第１領域（Ｐウェル領域
）、１０４ｂ・・・第２領域、１０６　・第１ポリシリ
ヨン、１０６　ａ、　　１０６　ｂ・・・ポリシリコン
、１０８・・・窒化膜、１０９・・・酸化膜、１１０ａ
。１１０ｂ・・窓、１１２，１１３　　・チャンネル領域
、１１４．１１５・・・ソース・ドレイン領域、叶１６
・・酸化膜、１１７・・・第２ポリシリコン、１１８・
・・ゲート酸化膜、１２０・・第３ポリシリコン、２０
１・・・第１ＣＶＤ酸化膜、２０２・・・ゲート酸化膜
、２０４・・・タングステン。本発明第１実施例の工程断面図第１図本発明第２実施例の工程断面図第２図本発明第２実施例の工程断面図第２図

Claims

【特許請求の範囲】（ａ）半導体基体上にポリシリコン膜を被着させ、その
上にマスクパターンを形成する工程と、（ｂ）そのマス
クパターンをマスクとしてポリシリコン膜の選択酸化を
行うことにより、ゲート部のポリシリコン膜を酸化膜に
変換する工程と、（ｃ）その酸化膜の両側に残存するソ
ース・ドレイン電極としてのポリシリコン膜に不純物を
導入する工程と、（ｄ）その後、前記酸化膜を除去することによりゲート
部に窓を開ける工程と、（ｅ）その窓から基体に不純物を導入した後、熱処理す
ることにより、前記不純物を導入した部分にチャンネル
領域を形成し、同時に前記ポリシリコン膜からの不純物
拡散によりソース・ドレイン領域を基体内に形成する工
程と、（ｆ）その後、全面に対する膜形成と異方性エッチング
により該膜を前記窓の側壁にのみ残す工程と、（ｇ）そ
の後、前記窓底部の前記チャンネル領域表面にゲート絶
縁膜を形成し、さらにその上に窓部を埋めてゲート電極
を形成する工程とを具備してなる半導体装置の製造方法
。