JPH0669238A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0669238A JPH0669238A JP21757492A JP21757492A JPH0669238A JP H0669238 A JPH0669238 A JP H0669238A JP 21757492 A JP21757492 A JP 21757492A JP 21757492 A JP21757492 A JP 21757492A JP H0669238 A JPH0669238 A JP H0669238A
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- insulating film
- gate
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】ゲート電極と、ソース・ドレイン領域の製造上
の目ずれによるＴＦＴ特性変動を抑制する。 【構成】ゲート電極３の側壁のゲート絶縁膜に接するシ
リケートガラス膜８を設けてゲート電極を含む上面を平
滑化し、その上に多結晶シリコン膜５を堆積して選択的
に不純物をイオン注入し、ソース領域６及びドレイン領
域７を形成することにより、ゲート電極の側壁に接して
多結晶シリコン膜５が形成されることを防止し、ゲート
電極に対するチャネル領域、ドレイン領域（ソース領
域）の目ずれによるＴＦＴ特性変動を抑えることができ
るという効果を有する。
の目ずれによるＴＦＴ特性変動を抑制する。 【構成】ゲート電極３の側壁のゲート絶縁膜に接するシ
リケートガラス膜８を設けてゲート電極を含む上面を平
滑化し、その上に多結晶シリコン膜５を堆積して選択的
に不純物をイオン注入し、ソース領域６及びドレイン領
域７を形成することにより、ゲート電極の側壁に接して
多結晶シリコン膜５が形成されることを防止し、ゲート
電極に対するチャネル領域、ドレイン領域（ソース領
域）の目ずれによるＴＦＴ特性変動を抑えることができ
るという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特に、ゲート電極をチャネル領域の下方に設けた、
いわゆるボトムゲート型の薄膜トランジスタに関する。
し、特に、ゲート電極をチャネル領域の下方に設けた、
いわゆるボトムゲート型の薄膜トランジスタに関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと記す）
について、図３を参照して説明する。この図は、後で従
来例の問題点を説明しやすくするためにソース、ドレイ
ン領域が右に目ずれした場合を示している。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと記す）
について、図３を参照して説明する。この図は、後で従
来例の問題点を説明しやすくするためにソース、ドレイ
ン領域が右に目ずれした場合を示している。
【０００３】図３に示すように、シリコン基板１の上に
ＣＶＤ法により形成された厚さ２００〜３００ｎｍの酸
化シリコン膜２の上に厚さ２００〜４００ｎｍの多結晶
シリコン膜を堆積してパターニングしゲート電極３を形
成する。次にゲート電極３を含む表面にＣＶＤ法により
膜厚２０〜５０ｎｍの酸化シリコン膜からなるゲート絶
縁膜４を形成し、ゲート絶縁膜４の上にＣＶＤ法により
膜厚３０〜５０ｎｍの多結晶シリコン膜５を堆積する。
次に、多結晶シリコン膜５にリン又はホウ素などの不純
物を選択的に導入してソース領域６とドレイン領域７の
それぞれを形成する。
ＣＶＤ法により形成された厚さ２００〜３００ｎｍの酸
化シリコン膜２の上に厚さ２００〜４００ｎｍの多結晶
シリコン膜を堆積してパターニングしゲート電極３を形
成する。次にゲート電極３を含む表面にＣＶＤ法により
膜厚２０〜５０ｎｍの酸化シリコン膜からなるゲート絶
縁膜４を形成し、ゲート絶縁膜４の上にＣＶＤ法により
膜厚３０〜５０ｎｍの多結晶シリコン膜５を堆積する。
次に、多結晶シリコン膜５にリン又はホウ素などの不純
物を選択的に導入してソース領域６とドレイン領域７の
それぞれを形成する。
【０００４】この従来例では、ソース領域６及びドレイ
ン領域７に不純物を導入する方法としては、イオン注入
法によるものが一般的である。すなわち、フォトレジス
ト膜を使用して通常のリソグラフィ技術によりパターニ
ングしたフォトレジスト膜をマスクとして所望する領域
のみに不純物をイオン注入するものである。
ン領域７に不純物を導入する方法としては、イオン注入
法によるものが一般的である。すなわち、フォトレジス
ト膜を使用して通常のリソグラフィ技術によりパターニ
ングしたフォトレジスト膜をマスクとして所望する領域
のみに不純物をイオン注入するものである。
【０００５】
【発明が解決しようとする課題】この従来のＴＦＴで
は、ソース、ドレイン領域をリソグラフィ技術を用いて
イオン注入領域を決定しているので、製造上の目ずれの
問題が生ずる。この問題に関して、図３を参照して説明
する。
は、ソース、ドレイン領域をリソグラフィ技術を用いて
イオン注入領域を決定しているので、製造上の目ずれの
問題が生ずる。この問題に関して、図３を参照して説明
する。
【０００６】図３に示すように、ソース、ドレイン領域
が右ずれした場合、ゲート電極の右端部では、目ずれに
よるゲート電極からのソース領域のオフセットによるＴ
ＦＴ特性の劣化が起こる。さらに、ゲート電極の側壁に
チャネル領域が存在してしまい、結果としてＴＦＴのゲ
ート長が長くなってしまうといった不具合も起こってし
まう。
が右ずれした場合、ゲート電極の右端部では、目ずれに
よるゲート電極からのソース領域のオフセットによるＴ
ＦＴ特性の劣化が起こる。さらに、ゲート電極の側壁に
チャネル領域が存在してしまい、結果としてＴＦＴのゲ
ート長が長くなってしまうといった不具合も起こってし
まう。
【０００７】また、ゲート電極左端部では、ゲート電極
側壁がドレイン領域に含まれることになる。前述したよ
うに、このドレイン領域はイオン注入法によって形成し
ているため、下地のゲート絶縁膜へのイオンのつきぬけ
の影響を少なくする必要が有る。それで、イオン注入時
のエネルギーはドレイン領域を形成する多結晶シリコン
膜の膜厚によって決定され、イオンのつきぬけを出来る
だけ抑える条件に決定される。このゲート電極側壁部の
ドレンイ領域は実質的に多結晶シリコン膜の膜厚が厚く
なっているので、ゲート電極側壁部下側には十分に不純
物が導入されず、非常に高抵抗（最悪の場合はオープン
もあり得る）になってしまい、ＴＦＴ特性の劣化を起こ
すと言う問題もある。
側壁がドレイン領域に含まれることになる。前述したよ
うに、このドレイン領域はイオン注入法によって形成し
ているため、下地のゲート絶縁膜へのイオンのつきぬけ
の影響を少なくする必要が有る。それで、イオン注入時
のエネルギーはドレイン領域を形成する多結晶シリコン
膜の膜厚によって決定され、イオンのつきぬけを出来る
だけ抑える条件に決定される。このゲート電極側壁部の
ドレンイ領域は実質的に多結晶シリコン膜の膜厚が厚く
なっているので、ゲート電極側壁部下側には十分に不純
物が導入されず、非常に高抵抗（最悪の場合はオープン
もあり得る）になってしまい、ＴＦＴ特性の劣化を起こ
すと言う問題もある。
【０００８】
【課題を解決するための手段】本発明の第１のＴＦＴ
は、半導体基板上に設けた第１の絶縁膜又は絶縁基板上
に設けたゲート電極と、前記ゲート電極を含む表面に設
けたゲート絶縁膜と、前記ゲート電極の側壁のゲート絶
縁膜に接して設け且つ上面を前記ゲート電極上のゲート
絶縁膜を含んで平滑な面を形成する第２の絶縁膜と、前
記ゲート絶縁膜及び第２の絶縁膜を含む表面に設けた半
導体膜と、前記半導体膜に選択的に不純物をドープして
設けたソース・ドレイン領域とを備えている。
は、半導体基板上に設けた第１の絶縁膜又は絶縁基板上
に設けたゲート電極と、前記ゲート電極を含む表面に設
けたゲート絶縁膜と、前記ゲート電極の側壁のゲート絶
縁膜に接して設け且つ上面を前記ゲート電極上のゲート
絶縁膜を含んで平滑な面を形成する第２の絶縁膜と、前
記ゲート絶縁膜及び第２の絶縁膜を含む表面に設けた半
導体膜と、前記半導体膜に選択的に不純物をドープして
設けたソース・ドレイン領域とを備えている。
【０００９】本発明の第２のＴＦＴは、絶縁膜の上面に
設けた溝と、前記溝内に埋込んで設け且つ上面を前記絶
縁膜の上面とほぼ一致させて平坦化したゲート電極と、
前記ゲート電極を含む表面に設けたゲート絶縁膜と、前
記ゲート絶縁膜上に設けた半導体膜と、前記半導体膜に
選択的に不純物をドープして設けたソース・ドレイン領
域とを備えている。
設けた溝と、前記溝内に埋込んで設け且つ上面を前記絶
縁膜の上面とほぼ一致させて平坦化したゲート電極と、
前記ゲート電極を含む表面に設けたゲート絶縁膜と、前
記ゲート絶縁膜上に設けた半導体膜と、前記半導体膜に
選択的に不純物をドープして設けたソース・ドレイン領
域とを備えている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１（ａ）〜（ｃ）は、本発明の第１の実
施例の製造方法を説明するための工程順に示した断面図
である。
施例の製造方法を説明するための工程順に示した断面図
である。
【００１２】先ず、図１（ａ）に示すように、シリコン
基板１の上に設けた膜厚２００〜４００ｎｍの酸化シリ
コン膜２の上にリンをドープした多結晶シリコン膜を２
００〜４００ｎｍの厚さに堆積（ノンドープの多結晶シ
リコン膜を堆積した後リンをドープしてもよい）した後
パターニングしてゲート電極３を形成する。次に、ゲー
ト電極３を含む表面にＣＶＤ法にて酸化シリコン膜を２
０〜５０ｎｍの厚さに堆積してゲート絶縁膜４を形成す
る。
基板１の上に設けた膜厚２００〜４００ｎｍの酸化シリ
コン膜２の上にリンをドープした多結晶シリコン膜を２
００〜４００ｎｍの厚さに堆積（ノンドープの多結晶シ
リコン膜を堆積した後リンをドープしてもよい）した後
パターニングしてゲート電極３を形成する。次に、ゲー
ト電極３を含む表面にＣＶＤ法にて酸化シリコン膜を２
０〜５０ｎｍの厚さに堆積してゲート絶縁膜４を形成す
る。
【００１３】次に、図１（ｂ）に示すように、スピンオ
ングラス法によりシリケートガラス膜８を全面に塗布し
て表面を平坦化する。このとき、ゲート電極３の膜厚、
シリケートガラス膜８の塗布膜厚・条件を適当に設定す
ることにより、ゲート電極３上のゲート絶縁膜４の上に
はシリケートガラス膜８を残さず、ゲート電極３周辺の
みに塗布することが可能である。又、他の、方法として
シリケートガラス膜８を厚めに塗布して、バッファード
フッ酸によるエッチバックを行ない、ゲート電極３上の
シリケートガラス膜８を取り除き平坦化することも可能
である。このとき、ゲート絶縁膜４とシリケートガラス
膜８のエッチング選択比は十分に大きいので、ゲート絶
縁膜４の膜べりを気にせず行なうことが出来る。
ングラス法によりシリケートガラス膜８を全面に塗布し
て表面を平坦化する。このとき、ゲート電極３の膜厚、
シリケートガラス膜８の塗布膜厚・条件を適当に設定す
ることにより、ゲート電極３上のゲート絶縁膜４の上に
はシリケートガラス膜８を残さず、ゲート電極３周辺の
みに塗布することが可能である。又、他の、方法として
シリケートガラス膜８を厚めに塗布して、バッファード
フッ酸によるエッチバックを行ない、ゲート電極３上の
シリケートガラス膜８を取り除き平坦化することも可能
である。このとき、ゲート絶縁膜４とシリケートガラス
膜８のエッチング選択比は十分に大きいので、ゲート絶
縁膜４の膜べりを気にせず行なうことが出来る。
【００１４】次に、図１（ｃ）に示すように、ゲート絶
縁膜４及びシリケートガラス膜８を含む表面にＣＶＤ法
により多結晶シリコン膜５を３０〜５０ｎｍの厚さに堆
積する。次に、多結晶シリコン膜５の上にフォトレジス
ト膜（図示せず）を塗布してパターニングした後、この
フォトレジスト膜をマスクとして、多結晶シリコン膜５
に選択的に不純物を１０15ｃｍ-2程度のドーズ量でイオ
ン注入してソース領域６とドレンイン領域７を形成す
る。不純物としては、Ｎ型ＴＦＴの場合にはリンを、Ｐ
型ＴＦＴの場合にはホウ素を導入することが望ましい。
縁膜４及びシリケートガラス膜８を含む表面にＣＶＤ法
により多結晶シリコン膜５を３０〜５０ｎｍの厚さに堆
積する。次に、多結晶シリコン膜５の上にフォトレジス
ト膜（図示せず）を塗布してパターニングした後、この
フォトレジスト膜をマスクとして、多結晶シリコン膜５
に選択的に不純物を１０15ｃｍ-2程度のドーズ量でイオ
ン注入してソース領域６とドレンイン領域７を形成す
る。不純物としては、Ｎ型ＴＦＴの場合にはリンを、Ｐ
型ＴＦＴの場合にはホウ素を導入することが望ましい。
【００１５】このように、本実施例によれば、ゲート電
極３の側壁に接してシリケートガラス膜８を形成するこ
とにより、ゲート電極３の側壁に接する部分に多結晶シ
リコン膜５が形成されるのを防止できる。
極３の側壁に接してシリケートガラス膜８を形成するこ
とにより、ゲート電極３の側壁に接する部分に多結晶シ
リコン膜５が形成されるのを防止できる。
【００１６】なお、ゲート電極３は絶縁膜２の代りに絶
縁基板上に設けても良い。
縁基板上に設けても良い。
【００１７】図２（ａ）〜（ｃ）は、本発明の第２の実
施例の製造方法を説明するための工程順に示した断面図
である。
施例の製造方法を説明するための工程順に示した断面図
である。
【００１８】先ず、図２（ａ）に示すように、シリコン
基板１の上に設けた膜厚５００ｎｍの酸化シリコン膜２
の表面に３００ｎｍの深さの溝を形成する。次に、この
溝を含む表面にリンをドープした多結晶シリコン膜９を
１０００ｎｍの厚さに堆積して溝に埋込む。
基板１の上に設けた膜厚５００ｎｍの酸化シリコン膜２
の表面に３００ｎｍの深さの溝を形成する。次に、この
溝を含む表面にリンをドープした多結晶シリコン膜９を
１０００ｎｍの厚さに堆積して溝に埋込む。
【００１９】次に、図２（ｂ）に示すように多結晶シリ
コン膜９の上部を酸化シリコン膜２の上面が露出するま
でエッチバックして、溝内部に多結晶シリコン膜９を埋
込みゲート電極３を形成する。次に、ゲート電極３を含
む表面ＣＶＤ法にて酸化シリコン膜を２０〜５０ｎｍの
厚さに堆積してゲート絶縁膜４を形成する。
コン膜９の上部を酸化シリコン膜２の上面が露出するま
でエッチバックして、溝内部に多結晶シリコン膜９を埋
込みゲート電極３を形成する。次に、ゲート電極３を含
む表面ＣＶＤ法にて酸化シリコン膜を２０〜５０ｎｍの
厚さに堆積してゲート絶縁膜４を形成する。
【００２０】次に、図２（ｃ）に示すように、ゲート絶
縁膜４の上にＣＶＤ法により多結晶シリコン膜５を３０
〜５０ｎｍの厚さに堆積した後、多結晶シリコン膜５に
選択的に不純物を１０15ｃｍ2 程度導入してソース領域
６とドレイン領域７を形成する。不純物としては、Ｎ型
ＴＦＴの場合にはリンを、Ｐ型ＴＦＴの場合にはホウ素
を使用することが望ましい。
縁膜４の上にＣＶＤ法により多結晶シリコン膜５を３０
〜５０ｎｍの厚さに堆積した後、多結晶シリコン膜５に
選択的に不純物を１０15ｃｍ2 程度導入してソース領域
６とドレイン領域７を形成する。不純物としては、Ｎ型
ＴＦＴの場合にはリンを、Ｐ型ＴＦＴの場合にはホウ素
を使用することが望ましい。
【００２１】このように、第２の実施例によれば、ゲー
ト電極３の上面と周囲の酸化シリコン膜２の上面が同一
平面になり完全な平坦化が得られる。また、シリケート
ガラス膜は高温の熱処理を行なうと膜の収縮を起こし、
クラックを発生する等の問題があり、そのため、高温熱
処理が不可能で製造上の制限があったが、シリケートガ
ラス膜を使用しない第２の実施例では高温熱処理が可能
となり、製造上の自由度が上がった。
ト電極３の上面と周囲の酸化シリコン膜２の上面が同一
平面になり完全な平坦化が得られる。また、シリケート
ガラス膜は高温の熱処理を行なうと膜の収縮を起こし、
クラックを発生する等の問題があり、そのため、高温熱
処理が不可能で製造上の制限があったが、シリケートガ
ラス膜を使用しない第２の実施例では高温熱処理が可能
となり、製造上の自由度が上がった。
【００２２】なお、ソース領域６、ドレイン領域７を含
む表面に層間絶縁膜、金属配線、パッシベーション膜等
を形成して集積回路を構成することができる。
む表面に層間絶縁膜、金属配線、パッシベーション膜等
を形成して集積回路を構成することができる。
【００２３】
【発明の効果】以上説明したように本発明は、ゲート電
極の側壁に接して絶縁膜を設けてゲート電極の上面を含
む表面を平坦化することにより、従来例のようなゲート
電極の側壁に沿って形成される寄生のチャネル領域、ド
レイン領域（ソース領域）の形成を防止でき、製造過程
で目ずれが起きてもＴＦＴの特性変動を最小限に抑える
事が出来る。
極の側壁に接して絶縁膜を設けてゲート電極の上面を含
む表面を平坦化することにより、従来例のようなゲート
電極の側壁に沿って形成される寄生のチャネル領域、ド
レイン領域（ソース領域）の形成を防止でき、製造過程
で目ずれが起きてもＴＦＴの特性変動を最小限に抑える
事が出来る。
【００２４】例えば、ゲート電極膜厚３００ｎｍ、ゲー
ト電極長１．０μｍの場合を考える。通常目ずれの大き
さは０．１μｍ程度であり、このとき、平面的なゲート
長は目ずれにより０．１μｍ減少するが、寄生の垂直方
向のゲート長が０．３μｍ（ゲート電極の膜厚分）増加
する。結果としてゲート電極長が、０．２μｍ増加する
ことになってしまう。本発明では、この垂直分のゲート
電極長増加が無くなるので、目ずれによる特性変動は目
ずれ分の０．１μｍとなり、小さく抑えることが可能と
なる。特に目ずれが小さくなればなるほどこの効果は大
きい。
ト電極長１．０μｍの場合を考える。通常目ずれの大き
さは０．１μｍ程度であり、このとき、平面的なゲート
長は目ずれにより０．１μｍ減少するが、寄生の垂直方
向のゲート長が０．３μｍ（ゲート電極の膜厚分）増加
する。結果としてゲート電極長が、０．２μｍ増加する
ことになってしまう。本発明では、この垂直分のゲート
電極長増加が無くなるので、目ずれによる特性変動は目
ずれ分の０．１μｍとなり、小さく抑えることが可能と
なる。特に目ずれが小さくなればなるほどこの効果は大
きい。
【００２５】また、ドレイン側を考えると、不純物が１
０15ｃｍ-2程度イオン注入により導入されている多結晶
シリコン膜の層抵抗は、膜厚が５０ｎｍのときＫΩ程度
となる。これに比較して、ゲート電極側壁下側の不純物
が十分に導入されていない部分では、ＭΩ〜ＴΩのオー
ダーとなってしまう。したがって、従来例では目ずれが
起きたときには、ＴＦＴと直列に高抵抗素子が接続され
た特性となってしまう。本発明では、この寄生の抵抗素
子が形成されないので、特性の変動は起こり得ない。
０15ｃｍ-2程度イオン注入により導入されている多結晶
シリコン膜の層抵抗は、膜厚が５０ｎｍのときＫΩ程度
となる。これに比較して、ゲート電極側壁下側の不純物
が十分に導入されていない部分では、ＭΩ〜ＴΩのオー
ダーとなってしまう。したがって、従来例では目ずれが
起きたときには、ＴＦＴと直列に高抵抗素子が接続され
た特性となってしまう。本発明では、この寄生の抵抗素
子が形成されないので、特性の変動は起こり得ない。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図３】従来の薄膜トランジスタの一例を示す断面図。
１ シリコン基板 ２ 酸化シリコン基板 ３ ゲート電極 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ ソース領域 ７ ドレイン領域 ８ シリケートガラス膜 ９ 多結晶シリコン膜
Claims (2)
- 【請求項１】 半導体基板上に設けた第１の絶縁膜又は
絶縁基板上に設けたゲート電極と、前記ゲート電極を含
む表面に設けたゲート絶縁膜と、前記ゲート電極の側壁
のゲート絶縁膜に接して設け且つ上面を前記ゲート電極
上のゲート絶縁膜を含んで平滑な面を形成する第２の絶
縁膜と、前記ゲート絶縁膜及び第２の絶縁膜を含む表面
に設けた半導体膜と、前記半導体膜に選択的に不純物を
ドープして設けたソース・ドレイン領域とを備えたこと
を特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁膜の上面に設けた溝と、前記溝内に
埋込んで設け且つ上面を前記絶縁膜の上面とほぼ一致さ
せて平坦化したゲート電極と、前記ゲート電極を含む表
面に設けたゲート絶縁膜と、前記ゲート絶縁膜上に設け
た半導体膜と、前記半導体膜に選択的に不純物をドープ
して設けたソース・ドレイン領域とを備えたことを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21757492A JPH0669238A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21757492A JPH0669238A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669238A true JPH0669238A (ja) | 1994-03-11 |
Family
ID=16706413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21757492A Pending JPH0669238A (ja) | 1992-08-17 | 1992-08-17 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669238A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009430A (ja) * | 2006-06-26 | 2008-01-17 | Lg Phillips Lcd Co Ltd | アレイ基板及びその製造方法、並びにそれを備えた液晶表示装置 |
-
1992
- 1992-08-17 JP JP21757492A patent/JPH0669238A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009430A (ja) * | 2006-06-26 | 2008-01-17 | Lg Phillips Lcd Co Ltd | アレイ基板及びその製造方法、並びにそれを備えた液晶表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |