JPH0555362A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0555362A JPH0555362A JP21720791A JP21720791A JPH0555362A JP H0555362 A JPH0555362 A JP H0555362A JP 21720791 A JP21720791 A JP 21720791A JP 21720791 A JP21720791 A JP 21720791A JP H0555362 A JPH0555362 A JP H0555362A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は、半導体集積回路装置の溝（トレン
チ）部の形成方法に関するものであり、その溝を埋め込
むための多結晶シリコンの不要部分（溝上部に堆積され
ている部分）を除去する工程の制御性をより良くするこ
とを目的とするものである。 【構成】 本発明は前記目的のために、前記溝を埋め込
むために堆積した多結晶シリコン１０６に不純物（ボロ
ン）を注入してその多結晶シリコンの一部にＰ+層１０
８を形成し、多結晶シリコンとＰ+ 層とのエッチング速
度の違いを利用して多結晶シリコンを除去するようにし
たものである。
チ）部の形成方法に関するものであり、その溝を埋め込
むための多結晶シリコンの不要部分（溝上部に堆積され
ている部分）を除去する工程の制御性をより良くするこ
とを目的とするものである。 【構成】 本発明は前記目的のために、前記溝を埋め込
むために堆積した多結晶シリコン１０６に不純物（ボロ
ン）を注入してその多結晶シリコンの一部にＰ+層１０
８を形成し、多結晶シリコンとＰ+ 層とのエッチング速
度の違いを利用して多結晶シリコンを除去するようにし
たものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の溝（トレンチ）部の形成方法に関するものである。
の溝（トレンチ）部の形成方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の高集積化が
急激に進み、素子の微細化の度合を高める工夫が種々の
方法で実施されている。特にバイポーラ型半導体集積回
路装置に於ては、素子の微細化とあいまって、素子分離
技術にも改良が加えられ装置の高性能化に寄与してい
る。
急激に進み、素子の微細化の度合を高める工夫が種々の
方法で実施されている。特にバイポーラ型半導体集積回
路装置に於ては、素子の微細化とあいまって、素子分離
技術にも改良が加えられ装置の高性能化に寄与してい
る。
【０００３】最近の素子分離技術は半導体基板面に対し
垂直にエッチングできる反応性イオン・エッチング技術
（以下ＲＩＥ技術と呼ぶ）を用いた溝堀り工程と多結晶
シリコンによる溝の埋め戻し及び平坦化工程を組み合わ
せにトレンチ分離技術が主流となっており、微細化され
た素子分離の最先端技術として位置付けられている。
垂直にエッチングできる反応性イオン・エッチング技術
（以下ＲＩＥ技術と呼ぶ）を用いた溝堀り工程と多結晶
シリコンによる溝の埋め戻し及び平坦化工程を組み合わ
せにトレンチ分離技術が主流となっており、微細化され
た素子分離の最先端技術として位置付けられている。
【０００４】トレンチ分離構造を製造する場合の従来法
による例を図３，図４（ａ）ないし（ｈ）に示す。同図
において、２０１は半導体基板、２０２は酸化膜、２０
３は酸化膜の開口部、２０４は半導体基板２０１に形成
した溝、２０５は溝２０４の内壁酸化膜、２０６はＣＶ
Ｄ法で成長させた多結晶シリコン、２０７はフォトレジ
スト、２０８は多結晶シリコン酸化膜である。以下その
製造工程を図３（ａ）〜（ｅ）、図４（ｆ）〜（ｈ）順
に説明する。
による例を図３，図４（ａ）ないし（ｈ）に示す。同図
において、２０１は半導体基板、２０２は酸化膜、２０
３は酸化膜の開口部、２０４は半導体基板２０１に形成
した溝、２０５は溝２０４の内壁酸化膜、２０６はＣＶ
Ｄ法で成長させた多結晶シリコン、２０７はフォトレジ
スト、２０８は多結晶シリコン酸化膜である。以下その
製造工程を図３（ａ）〜（ｅ）、図４（ｆ）〜（ｈ）順
に説明する。
【０００５】（ａ）約２μｍの厚さのＮ型エピタキシャ
ル層（図示せず）を成長させたＰ型シリコン半導体基板
２０１を酸化することにより、約１００００Åの厚さの
酸化膜２０２を形成させる。
ル層（図示せず）を成長させたＰ型シリコン半導体基板
２０１を酸化することにより、約１００００Åの厚さの
酸化膜２０２を形成させる。
【０００６】（ｂ）前記（ａ）の構造の酸化膜２０２上
にフォトレジストを塗布し露光／現像することによりレ
ジストパターンを形成し、そのレジストをマスクとして
酸化膜２０２の一部を公知の方法でエッチング除去し、
開口部２０３をつくる。
にフォトレジストを塗布し露光／現像することによりレ
ジストパターンを形成し、そのレジストをマスクとして
酸化膜２０２の一部を公知の方法でエッチング除去し、
開口部２０３をつくる。
【０００７】（ｃ）酸化膜２０２をマスクとして、ＲＩ
Ｅ技術によりシリコン半導体基板２０１に溝２０４を形
成する。溝２０４形成後、例えばエネルギー５０ KeV、
ドーズ量１×１０13ions／cm2 の条件でシリコン半導体
基板２０１面に垂直に硼素のイオン注入を行い、溝２０
４の底部にチャンネルストッパーの役目をするＰ型領域
を形成する。（図示せず）（ｄ）前記（ｃ）の断面構造
を有するシリコン半導体基板を１０００℃の水蒸気雰囲
気中で酸化することにより、溝２０４内部に約２０００
Åの厚さの内壁酸化膜２０５を成長させる。
Ｅ技術によりシリコン半導体基板２０１に溝２０４を形
成する。溝２０４形成後、例えばエネルギー５０ KeV、
ドーズ量１×１０13ions／cm2 の条件でシリコン半導体
基板２０１面に垂直に硼素のイオン注入を行い、溝２０
４の底部にチャンネルストッパーの役目をするＰ型領域
を形成する。（図示せず）（ｄ）前記（ｃ）の断面構造
を有するシリコン半導体基板を１０００℃の水蒸気雰囲
気中で酸化することにより、溝２０４内部に約２０００
Åの厚さの内壁酸化膜２０５を成長させる。
【０００８】（ｅ）減圧ＣＶＤ装置を用い、公知の方法
で多結晶シリコン２０６を溝２０４を十分充填できる厚
さで生成する。
で多結晶シリコン２０６を溝２０４を十分充填できる厚
さで生成する。
【０００９】（ｆ）前記（ｅ）の構造の多結晶シリコン
２０６上にフォトレジスト２０７をスピナー法にて塗布
する。すると溝２０４を埋め込んだ結果発生した多結晶
シリコン２０６の凹凸は、そのフォトレジスト２０７に
より平坦化される。
２０６上にフォトレジスト２０７をスピナー法にて塗布
する。すると溝２０４を埋め込んだ結果発生した多結晶
シリコン２０６の凹凸は、そのフォトレジスト２０７に
より平坦化される。
【００１０】（ｇ）公知のＲＩＥ技術を用い、フォトレ
ジスト２０７と多結晶シリコン２０６を同じ速度でエッ
チングする。多結晶シリコン２０６がエッチング除去さ
れ、酸化膜２０２が露出した時点でエッチング処理を中
止すると、図示するように溝２０４に多結晶シリコン２
０６が残った断面を得ることができる。
ジスト２０７と多結晶シリコン２０６を同じ速度でエッ
チングする。多結晶シリコン２０６がエッチング除去さ
れ、酸化膜２０２が露出した時点でエッチング処理を中
止すると、図示するように溝２０４に多結晶シリコン２
０６が残った断面を得ることができる。
【００１１】（ｈ）約２０００Åの厚さのギャップシリ
コン酸化膜２０８を形成する。
コン酸化膜２０８を形成する。
【００１２】以上で従来のトレンチ分離製造方法が完了
する
する
【００１３】
【発明が解決しようとする課題】しかしながら、前述の
製造方法ではフォトレジストと多結晶シリコンを同じ速
度でエッチング除去する時、酸化膜が露出した時点でエ
ッチング処理を中止してもエッチング速度が大きい為、
溝に埋め込まれた多結晶シリコンの上面を一定位置に制
御することは非常に困難である。またウェハ面内でのバ
ラツキも発生し平坦性を阻害して、半導体集積回路装置
の高集積化にとって大きな障害となる問題があった。
製造方法ではフォトレジストと多結晶シリコンを同じ速
度でエッチング除去する時、酸化膜が露出した時点でエ
ッチング処理を中止してもエッチング速度が大きい為、
溝に埋め込まれた多結晶シリコンの上面を一定位置に制
御することは非常に困難である。またウェハ面内でのバ
ラツキも発生し平坦性を阻害して、半導体集積回路装置
の高集積化にとって大きな障害となる問題があった。
【００１４】この発明は以上述べたフォトレジストと多
結晶シリコンを同じ速度でエッチング除去する時のトレ
ンチに埋め込まれた多結晶シリコンの上面を制御できな
い問題点を除去し、優れたトレンチ分離を形成できる製
造方法を提供することを目的とする。
結晶シリコンを同じ速度でエッチング除去する時のトレ
ンチに埋め込まれた多結晶シリコンの上面を制御できな
い問題点を除去し、優れたトレンチ分離を形成できる製
造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】この発明は前述の目的の
ため、トレンチ分離の製造方法に於て、高エネルギーの
イオン打ち込み技術を用い、トレンチ上面位置にピーク
濃度がくるようにボロンイオンを打ち込み熱処理を行う
ことで溝上面にボロンを高濃度に含んだＰ+ 層と形成
し、多結晶シリコンのエッチング速度とＰ+ 層のエッチ
ング速度の差を利用してトレンチ上面の位置を一定に制
御できるようにしたものである。また溝上面に形成した
Ｐ+層はそのままキャップシリコン酸化膜として使用で
きるようにした。
ため、トレンチ分離の製造方法に於て、高エネルギーの
イオン打ち込み技術を用い、トレンチ上面位置にピーク
濃度がくるようにボロンイオンを打ち込み熱処理を行う
ことで溝上面にボロンを高濃度に含んだＰ+ 層と形成
し、多結晶シリコンのエッチング速度とＰ+ 層のエッチ
ング速度の差を利用してトレンチ上面の位置を一定に制
御できるようにしたものである。また溝上面に形成した
Ｐ+層はそのままキャップシリコン酸化膜として使用で
きるようにした。
【００１６】
【作用】前述したように本発明では、トレンチ内を充填
させ、さらに積み増しに多結晶シリコンにイオン注入技
術により、高濃度にボロンイオンを注入し、熱処理を加
えることでトレンチ上面にＰ+ 層を生成したので、それ
がＫＯＨ等のアルカリ系溶液での多結晶シリコンのエッ
チバックするときの自己終了となるのでトレンチの上面
と一定位置に制御することが容易になる。さらにウェハ
面内でのバラツキもおさえることができ、さらにキャッ
プ酸化膜を生成する必要もなくなる。
させ、さらに積み増しに多結晶シリコンにイオン注入技
術により、高濃度にボロンイオンを注入し、熱処理を加
えることでトレンチ上面にＰ+ 層を生成したので、それ
がＫＯＨ等のアルカリ系溶液での多結晶シリコンのエッ
チバックするときの自己終了となるのでトレンチの上面
と一定位置に制御することが容易になる。さらにウェハ
面内でのバラツキもおさえることができ、さらにキャッ
プ酸化膜を生成する必要もなくなる。
【００１７】
【実施例】図１，図２はこの発明の実施例を示す工程断
面図であって、同図に於て１０１は半導体基板、１０２
は酸化膜、１０３は該酸化膜１０２に設けた開口部、１
０４は半導体基板１０１に形成した溝（トレンチ）、１
０５は溝の内壁酸化膜、１０６はＣＶＤ法で成長させた
多結晶シリコン、１０７はフォトレジスト、１０８は高
エネルギーのイオン打ち込み法で打ち込んだボロン
（Ｂ）イオンを熱処理することにより生成した高濃度ボ
ロンＰ+ 層である。
面図であって、同図に於て１０１は半導体基板、１０２
は酸化膜、１０３は該酸化膜１０２に設けた開口部、１
０４は半導体基板１０１に形成した溝（トレンチ）、１
０５は溝の内壁酸化膜、１０６はＣＶＤ法で成長させた
多結晶シリコン、１０７はフォトレジスト、１０８は高
エネルギーのイオン打ち込み法で打ち込んだボロン
（Ｂ）イオンを熱処理することにより生成した高濃度ボ
ロンＰ+ 層である。
【００１８】図１（ａ）（ｂ）（ｃ）（ｄ）（ｅ）、な
いし図２（ｆ）（ｇ）（ｈ）（ｉ）の工程断面図に従い
本発明の実施例を以下に説明する。
いし図２（ｆ）（ｇ）（ｈ）（ｉ）の工程断面図に従い
本発明の実施例を以下に説明する。
【００１９】（ａ）Ｎ型エピタキシャル層（図示せず）
を成長させたＰ型シリコン半導体基板１０１に１０００
〜１０，０００Åの厚さの酸化膜１０２を形成する。
を成長させたＰ型シリコン半導体基板１０１に１０００
〜１０，０００Åの厚さの酸化膜１０２を形成する。
【００２０】（ｂ）前記（ａ）の構造の酸化膜１０２上
にフォトレジストを塗布し、露光／現像することにより
レジストパターンを形成し、そのレジストをマスクとし
酸化膜１０２の一部を公知の方法でエッチング除去し開
口部１０３をつくる。
にフォトレジストを塗布し、露光／現像することにより
レジストパターンを形成し、そのレジストをマスクとし
酸化膜１０２の一部を公知の方法でエッチング除去し開
口部１０３をつくる。
【００２１】（ｃ）酸化膜１０２をマスクとしてＲＩＥ
技術によりシリコン半導体基板１０１に溝１０４を形成
する。エッチング条件として、例えばＳｉＣｌ4 とＮ2
の混合ガスを用い約０．５Ｗ／cm2 の電力密度を有する
１３．５６MHz のＲＦ電力を投入すると約１０００Å／
分のエッチング速度が得られる。溝の深さとしてはエピ
タキシャル層の厚さが約２μｍの場合、３μｍ前後が好
ましい。溝１０４形成後、例えばエネルギー５０ KeV、
ドーズ量１×１０13ions／cm2 の条件でシリコン半導体
基板１０１面に垂直に硼素のイオン注入を行い、溝１０
４の底部にチャンネルストッパーの役目をするＰ型領域
を形成する。（図示せず。） （ｄ）前記（ｃ）の断面構造を有するシリコン半導体基
板を酸化することにより溝１０４内部に内壁酸化膜１０
５を成長させる。
技術によりシリコン半導体基板１０１に溝１０４を形成
する。エッチング条件として、例えばＳｉＣｌ4 とＮ2
の混合ガスを用い約０．５Ｗ／cm2 の電力密度を有する
１３．５６MHz のＲＦ電力を投入すると約１０００Å／
分のエッチング速度が得られる。溝の深さとしてはエピ
タキシャル層の厚さが約２μｍの場合、３μｍ前後が好
ましい。溝１０４形成後、例えばエネルギー５０ KeV、
ドーズ量１×１０13ions／cm2 の条件でシリコン半導体
基板１０１面に垂直に硼素のイオン注入を行い、溝１０
４の底部にチャンネルストッパーの役目をするＰ型領域
を形成する。（図示せず。） （ｄ）前記（ｃ）の断面構造を有するシリコン半導体基
板を酸化することにより溝１０４内部に内壁酸化膜１０
５を成長させる。
【００２２】（ｅ）減圧ＣＵＤ装置を用い、公知の方法
で多結晶シリコン１０６を生成させる。この多結晶シリ
コン１０６の厚さは溝１０４を十分充填できれば良い。
で多結晶シリコン１０６を生成させる。この多結晶シリ
コン１０６の厚さは溝１０４を十分充填できれば良い。
【００２３】（ｆ）前記（ｅ）の構造の多結晶シリコン
１０６上にフォトレジストをスピナー法にて塗布する。
これにより溝１０４を埋め込んだ結果発生した多結晶シ
リコン１０６の凹凸はフォトレジスト１０７により平坦
化されフォトレジスト１０７の平面を得ることが出来
る。ここまでは従来同様の工程である。
１０６上にフォトレジストをスピナー法にて塗布する。
これにより溝１０４を埋め込んだ結果発生した多結晶シ
リコン１０６の凹凸はフォトレジスト１０７により平坦
化されフォトレジスト１０７の平面を得ることが出来
る。ここまでは従来同様の工程である。
【００２４】（ｇ）次いで、公知のＲＩＥ技術を用い、
フォトレジスト１０７と多結晶シリコン００６を同じ速
度でエッチングする。例えばＳＦ6 とＯ2 の混合ガスを
用い約０．２Ｗ／cm2 の電力を投入すると約３０００Å
／分の速度でフォトレジスト１０７と多結晶シリコン１
０６をエッチングできる。
フォトレジスト１０７と多結晶シリコン００６を同じ速
度でエッチングする。例えばＳＦ6 とＯ2 の混合ガスを
用い約０．２Ｗ／cm2 の電力を投入すると約３０００Å
／分の速度でフォトレジスト１０７と多結晶シリコン１
０６をエッチングできる。
【００２５】そして時間エッチングにより酸化膜１０２
上に１０００〜５０００Åの多結晶シリコン１０６を残
す。その後、イオン注入技術によりボロンイオンを酸化
膜１０２の表面にピークがくるように、打ち込む。例え
ば加速エネルギー１５０ KeV、ドーズ量１０19〜１０20
で打ち込む。
上に１０００〜５０００Åの多結晶シリコン１０６を残
す。その後、イオン注入技術によりボロンイオンを酸化
膜１０２の表面にピークがくるように、打ち込む。例え
ば加速エネルギー１５０ KeV、ドーズ量１０19〜１０20
で打ち込む。
【００２６】（ｈ）イオン注入技術によりボロンイオン
を打ちこんだ後、熱処理を行ないボロンを高濃度に含ん
だＰ+ 層１０８を形成する。
を打ちこんだ後、熱処理を行ないボロンを高濃度に含ん
だＰ+ 層１０８を形成する。
【００２７】（ｉ）その後ＫＯＨ等のアルカリ性エッチ
ング溶液を用い多結晶シリコン１０６をエッチングす
る。するとボロンを高濃度に含んだＰ+ 層１０８が露出
したところでエッチングは終了し、図示した断面を得る
ことができる。即ち、トレンチ１０４は多結晶シリコン
１０６で埋め込まれ、上面は前記Ｐ+ 層１０８で覆われ
た構造となる。また前述のようなエッチングはＰ+ 層１
０８があるため、その制御は多結晶シリコン１０６とＰ
+ 層１０８とのエッチング速度との違いを利用できるの
で大変し易いことは説明を要さないであろう。
ング溶液を用い多結晶シリコン１０６をエッチングす
る。するとボロンを高濃度に含んだＰ+ 層１０８が露出
したところでエッチングは終了し、図示した断面を得る
ことができる。即ち、トレンチ１０４は多結晶シリコン
１０６で埋め込まれ、上面は前記Ｐ+ 層１０８で覆われ
た構造となる。また前述のようなエッチングはＰ+ 層１
０８があるため、その制御は多結晶シリコン１０６とＰ
+ 層１０８とのエッチング速度との違いを利用できるの
で大変し易いことは説明を要さないであろう。
【００２８】
【発明の効果】以上詳細に説明した様に、この発明によ
ればトレンチ内を充填させさらに積み増しに多結晶シリ
コンにイオン注入技術により、高濃度にボロンイオンを
注入し、熱処理を加えることでトレンチ上面にＰ+ 層を
生成したので、それがＫＯＨ等のアルカリ系溶液での多
結晶シリコンのエッチバックのときの自己終了となるの
で、トレンチ溝の上面を一定位置に制御することが容易
になる。さらにウェハ面内でのバラツキもおさえること
ができ、さらにキャップ酸化膜を生成する必要もなくな
る。
ればトレンチ内を充填させさらに積み増しに多結晶シリ
コンにイオン注入技術により、高濃度にボロンイオンを
注入し、熱処理を加えることでトレンチ上面にＰ+ 層を
生成したので、それがＫＯＨ等のアルカリ系溶液での多
結晶シリコンのエッチバックのときの自己終了となるの
で、トレンチ溝の上面を一定位置に制御することが容易
になる。さらにウェハ面内でのバラツキもおさえること
ができ、さらにキャップ酸化膜を生成する必要もなくな
る。
【００２９】従って、以後の製造工程、特に配線工程に
於て、トレンチ上面の段差による配線の段切れが発生す
ることがなくなり、半導体集積回路装置の留り向上が図
れ、高信頼性の装置を提供できる。
於て、トレンチ上面の段差による配線の段切れが発生す
ることがなくなり、半導体集積回路装置の留り向上が図
れ、高信頼性の装置を提供できる。
【図１】本発明の実施例（その１）
【図２】本発明の実施例（その２）
【図３】従来例（その１）
【図４】従来例（その２）
１０１ 半導体基板 １０２ 酸化膜 １０３ 開口部 １０４ 溝 １０５ 内壁酸化膜 １０６ 多結晶シリコン １０７ フォトレジスト １０８ Ｐ+ 層
Claims (1)
- 【請求項１】 （ａ）半導体基板上に溝を形成する工程
と、 （ｂ）前記溝を埋めるよう多結晶シリコンを堆積させる
工程と、 （ｃ）前記多結晶シリコンに不純物を注入し、熱処理を
行なって前記多結晶シリコンの一部にＰ+ 層を形成する
工程と、 （ｄ）その後前記溝の上部に堆積している前記多結晶シ
リコンを、その多結晶シリコンと前記Ｐ+ 層とのエッチ
ング速度の違いを利用して除去する工程とを含むことを
特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21720791A JPH0555362A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21720791A JPH0555362A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555362A true JPH0555362A (ja) | 1993-03-05 |
Family
ID=16700548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21720791A Pending JPH0555362A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100639198B1 (ko) * | 2000-06-01 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
-
1991
- 1991-08-28 JP JP21720791A patent/JPH0555362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100639198B1 (ko) * | 2000-06-01 | 2006-10-31 | 주식회사 하이닉스반도체 | 반도체 장치의 소자 분리막 형성방법 |
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