KR20010038755A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20010038755A KR20010038755A KR1019990046867A KR19990046867A KR20010038755A KR 20010038755 A KR20010038755 A KR 20010038755A KR 1019990046867 A KR1019990046867 A KR 1019990046867A KR 19990046867 A KR19990046867 A KR 19990046867A KR 20010038755 A KR20010038755 A KR 20010038755A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- trench
- oxide film
- oxide layer
- well
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 150000004767 nitrides Chemical class 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000007790 solid phase Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 12
- 230000007423 decrease Effects 0.000 abstract description 11
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 2
- 229910052796 boron Inorganic materials 0.000 abstract 2
- 239000007943 implant Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 108091006146 Channels Proteins 0.000 description 9
- 239000007772 electrode material Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 별도로 요구되어 공정이 복잡해지는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 붕소가 도핑된 산화막을 고상확산시키는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 피모스 트랜지스터 형성영역의 마스킹을 위한 별도의 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 요구되지 않아 공정을 단순화할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 셀영역과 주변영역을 격리시키는 트렌치(trench)의 매립을 효과적으로 실시하여 공정을 단순화하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 첨부한 도1a 내지 도1g의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 피형 반도체기판(1) 상부에 패드산화막(2)과 질화막(3)을 순차적으로 형성하고, 질화막(3)의 상부에 감광막(PR1)을 도포하고, 격리영역이 선택적으로 노출되도록 노광 및 현상을 실시하여 감광막(PR1) 패턴을 형성한 다음 노출된 질화막(3) 및 그 하부 패드산화막(2)을 순차적으로 식각한다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴을 제거하고, 잔류하는 질화막(3)을 마스크로 적용하여 반도체기판(1)을 일정한 깊이로 식각함으로써, 트렌치(4)를 형성한다.
그리고, 도1c에 도시한 바와같이 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 엔모스 트랜지스터가 형성되는 영역만을 선택적으로 노출시켜 상기 트렌치(4)의 벽면에 피형 불순물이온을 경사지게 주입한다. 이때, 도면상에 도시되지는 않았지만 피모스 트랜지스터가 형성되는 영역은 감광막 등을 이용해서 마스킹하여 불순물이온이 주입되지 않도록 한다.
그리고, 도1d에 도시한 바와같이 상기 트렌치(4)가 형성된 구조물의 상부전면에 고밀도 플라즈마(high density plasma : HDP) 절연막(5)을 증착한 다음 상기 질화막(3)이 노출될때까지 평탄화하고, 계속해서 노출된 질화막(3)을 제거하여 상기 패드산화막(2)을 노출시킨다.
그리고, 도1e에 도시한 바와같이 상기 패드산화막(2)이 노출된 구조물 상에 마스크(미도시)를 선택적으로 적용하여 서로 다른 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(1) 내에 피형 웰(6)과 엔형 웰(7)을 형성한다.
그리고, 도1f에 도시한 바와같이 상기 노출된 패드산화막(2)을 제거한 다음 산화공정을 실시하여 반도체기판(1) 표면의 상부 전면에 산화막(8)을 형성하고, 마스크(미도시)를 선택적으로 적용하여 문턱전압 조절을 위한 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(1)의 표면 내에 엔형 채널영역(9)과 피형 채널영역(10)을 형성한다.
그리고, 도1g에 도시한 바와같이 상기 산화막(8)을 제거한 다음 게이트산화공정을 실시하여 반도체기판(1) 표면의 상부 전면에 게이트산화막(11)을 형성하고, 계속해서 게이트산화막(11)의 상부에 게이트 전극물질(12)과 캡절연막(13)을 순차적으로 형성한다.
이후에, 도면상에 도시되지는 않았지만 통상적인 모스 트랜지스터 형성공정으로 상기 캡절연막(13)과 게이트 전극물질(12)을 패터닝하여 게이트를 형성하고, 저농도 불순물이온을 주입하여 저농도영역을 형성한 다음 게이트측벽을 형성하고, 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정들이 진행된다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 별도로 요구되어 공정이 복잡해지는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 셀영역과 주변영역을 격리시키는 트렌치의 매립을 효과적으로 실시하여 공정을 단순화하면서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1g는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2a 내지 도2f는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
21:반도체기판 22:패드산화막
23:질화막 24:트렌치
25:BSG막 26:피형 웰
27:엔형 웰 28:산화막
29:엔형 채널영역 30:피형 채널영역
31:게이트산화막 32:게이트 전극물질
33:캡절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막(이하, BSG)을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 BSG막을 고상확산(solid phase diffusion)시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 첨부한 도2a 내지 도2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 피형 반도체기판(21) 상부에 패드산화막(22)과 질화막(23)을 순차적으로 형성하고, 질화막(23)의 상부에 감광막(PR21)을 도포하고, 격리영역이 선택적으로 노출되도록 노광 및 현상을 실시하여 감광막(PR21) 패턴을 형성한 다음 노출된 질화막(23) 및 그 하부 패드산화막(22)을 순차적으로 식각한다. 이때, 패드산화막(22)은 50∼300Å의 두께로 형성하고, 질화막(23)은 1000∼5000Å의 두께로 형성하는 것이 바람직하다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR21) 패턴을 제거하고, 잔류하는 질화막(23)을 마스크로 적용하여 반도체기판(21)을 일정한 깊이로 식각함으로써, 트렌치(24)를 형성한다. 이때, 상기 도2a의 공정을 생략하고, 반도체기판(21) 상에 바로 감광막(PR21) 패턴을 형성하고, 반도체기판(21)을 일정한 깊이로 식각하여 트렌치(24)를 형성하는 것도 고려할 수 있다.
그리고, 도2c에 도시한 바와같이 상기 트렌치(24)가 형성된 구조물의 상부전면에 BSG막(25)을 증착한 다음 상기 질화막(23)이 노출될때까지 평탄화하고, 계속해서 노출된 질화막(23)을 제거하여 상기 패드산화막(22)을 노출시킨다.
그리고, 도2d에 도시한 바와같이 상기 패드산화막(22)이 노출된 구조물 상에 마스크(미도시)를 선택적으로 적용하여 서로 다른 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(21) 내에 피형 웰(26)과 엔형 웰(27)을 형성한다.
그리고, 도2e에 도시한 바와같이 상기 노출된 패드산화막(22)을 제거한 다음 산화공정을 실시하여 반도체기판(21) 표면의 상부 전면에 산화막(28)을 형성하고, 마스크(미도시)를 선택적으로 적용하여 문턱전압 조절을 위한 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(21)의 표면 내에 엔형 채널영역(29)과 피형 채널영역(30)을 형성한다. 이때, 산화공정을 실시하기 위한 열처리로 인해 상기 트렌치(24)에 매립된 BSG막(25)이 고상 확산되어 반도체기판(21)과 트렌치(24)의 경계영역이 도핑(doping)됨에 따라 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있게 되며, 한편 별도로 800∼1100℃의 열처리를 실시하거나, 상기 피형 웰(26)과 엔형 웰(27)의 열처리를 통해 상기 BSG막(25)을 고상 확산시키는 것도 고려할 수 있다.
그리고, 도2f에 도시한 바와같이 상기 산화막(28)을 제거한 다음 게이트산화공정을 실시하여 반도체기판(21) 표면의 상부 전면에 게이트산화막(31)을 형성하고, 계속해서 게이트산화막(31)의 상부에 게이트 전극물질(32)과 캡절연막(33)을 순차적으로 형성한다.
이후에, 도면상에 도시되지는 않았지만 통상적인 모스 트랜지스터 형성공정으로 상기 캡절연막(33)과 게이트 전극물질(32)을 패터닝하여 게이트를 형성하고, 저농도 불순물이온을 주입하여 저농도영역을 형성한 다음 게이트측벽을 형성하고, 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정들이 진행된다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 트렌치에 BSG막을 채우고, 산화공정등과 같은 후속 열처리를 통해 고상 확산시켜 반도체기판과 트렌치의 경계영역을 도핑함으로써, 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있으므로, 피모스 트랜지스터 형성영역의 마스킹을 위한 별도의 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 요구되지 않아 공정을 단순화할 수 있는 효과가 있다.
Claims (5)
- 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 붕소가 도핑된 산화막을 고상확산시키는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 패드산화막은 50∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 질화막은 1000∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 붕소가 도핑된 산화막을 고상확산시키는 공정은 상기 피형 웰 및 엔형 웰 형성을 위한 열처리를 통해 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항 또는 제 4 항에 있어서, 상기 붕소가 도핑된 산화막을 고상확산시키는 공정은 별도로 800∼1100℃의 열처리를 실시하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990046867A KR20010038755A (ko) | 1999-10-27 | 1999-10-27 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990046867A KR20010038755A (ko) | 1999-10-27 | 1999-10-27 | 반도체소자의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010038755A true KR20010038755A (ko) | 2001-05-15 |
Family
ID=19617157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990046867A KR20010038755A (ko) | 1999-10-27 | 1999-10-27 | 반도체소자의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20010038755A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020061063A (ko) * | 2001-01-12 | 2002-07-22 | 동부전자 주식회사 | 반도체 소자 제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6235533A (ja) * | 1985-08-08 | 1987-02-16 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS6293956A (ja) * | 1985-10-21 | 1987-04-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6293955A (ja) * | 1985-10-21 | 1987-04-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR970063663A (ko) * | 1996-02-06 | 1997-09-12 | 김주용 | 반도체 소자의 소자 분리막 형성 방법 |
JPH1140662A (ja) * | 1997-05-21 | 1999-02-12 | Nec Corp | 半導体装置の製造方法 |
-
1999
- 1999-10-27 KR KR1019990046867A patent/KR20010038755A/ko not_active Application Discontinuation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6235533A (ja) * | 1985-08-08 | 1987-02-16 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS6293956A (ja) * | 1985-10-21 | 1987-04-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS6293955A (ja) * | 1985-10-21 | 1987-04-30 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR970063663A (ko) * | 1996-02-06 | 1997-09-12 | 김주용 | 반도체 소자의 소자 분리막 형성 방법 |
JPH1140662A (ja) * | 1997-05-21 | 1999-02-12 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020061063A (ko) * | 2001-01-12 | 2002-07-22 | 동부전자 주식회사 | 반도체 소자 제조 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20080114608A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
US20040241941A1 (en) | Method of manufacturing high voltage transistor in flash memory device | |
US7879702B2 (en) | Method for manufacturing a semiconductor device including a memory cell array area and peripheral circuit area | |
KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
KR20010038755A (ko) | 반도체소자의 제조방법 | |
KR100312808B1 (ko) | 이중전압모오스트랜지스터들의제조방법 | |
KR100431324B1 (ko) | 반도체장치의 제조방법 | |
KR100546124B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
KR20050101030A (ko) | 반도체 장치의 트렌지스터 형성 방법 | |
KR100249798B1 (ko) | 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 | |
KR100198648B1 (ko) | 디램의 시모스 제조 방법 | |
KR100546790B1 (ko) | 반도체 소자의 제조 방법 | |
KR100334968B1 (ko) | 매몰 채널 pmos 트랜지스터 제조 방법 | |
KR100305205B1 (ko) | 반도체소자의제조방법 | |
KR100280530B1 (ko) | 반도체소자의 내부접속층 형성방법 | |
KR100232900B1 (ko) | 반도체 소자의 제조방법 | |
KR100609235B1 (ko) | 반도체 소자의 제조 방법 | |
KR0137549B1 (ko) | 모스 트랜지스터 접합 형성 방법 | |
KR20030060604A (ko) | 소자분리막의 형성 방법 및 그를 이용한 반도체소자의제조 방법 | |
KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
KR100239419B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
KR100934815B1 (ko) | 반도체 소자의 제조방법 | |
KR20060099214A (ko) | 반도체 소자의 cmos 트랜지스터 및 그 형성방법 | |
KR20010059974A (ko) | 듀얼 게이트전극 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |