KR20010038755A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 별도로 요구되어 공정이 복잡해지는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 붕소가 도핑된 산화막을 고상확산시키는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 피모스 트랜지스터 형성영역의 마스킹을 위한 별도의 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 요구되지 않아 공정을 단순화할 수 있는 효과가 있다.

Description

반도체소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 셀영역과 주변영역을 격리시키는 트렌치(trench)의 매립을 효과적으로 실시하여 공정을 단순화하기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 첨부한 도1a 내지 도1g의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 피형 반도체기판(1) 상부에 패드산화막(2)과 질화막(3)을 순차적으로 형성하고, 질화막(3)의 상부에 감광막(PR1)을 도포하고, 격리영역이 선택적으로 노출되도록 노광 및 현상을 실시하여 감광막(PR1) 패턴을 형성한 다음 노출된 질화막(3) 및 그 하부 패드산화막(2)을 순차적으로 식각한다.
그리고, 도1b에 도시한 바와같이 상기 감광막(PR1) 패턴을 제거하고, 잔류하는 질화막(3)을 마스크로 적용하여 반도체기판(1)을 일정한 깊이로 식각함으로써, 트렌치(4)를 형성한다.
그리고, 도1c에 도시한 바와같이 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 엔모스 트랜지스터가 형성되는 영역만을 선택적으로 노출시켜 상기 트렌치(4)의 벽면에 피형 불순물이온을 경사지게 주입한다. 이때, 도면상에 도시되지는 않았지만 피모스 트랜지스터가 형성되는 영역은 감광막 등을 이용해서 마스킹하여 불순물이온이 주입되지 않도록 한다.
그리고, 도1d에 도시한 바와같이 상기 트렌치(4)가 형성된 구조물의 상부전면에 고밀도 플라즈마(high density plasma : HDP) 절연막(5)을 증착한 다음 상기 질화막(3)이 노출될때까지 평탄화하고, 계속해서 노출된 질화막(3)을 제거하여 상기 패드산화막(2)을 노출시킨다.
그리고, 도1e에 도시한 바와같이 상기 패드산화막(2)이 노출된 구조물 상에 마스크(미도시)를 선택적으로 적용하여 서로 다른 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(1) 내에 피형 웰(6)과 엔형 웰(7)을 형성한다.
그리고, 도1f에 도시한 바와같이 상기 노출된 패드산화막(2)을 제거한 다음 산화공정을 실시하여 반도체기판(1) 표면의 상부 전면에 산화막(8)을 형성하고, 마스크(미도시)를 선택적으로 적용하여 문턱전압 조절을 위한 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(1)의 표면 내에 엔형 채널영역(9)과 피형 채널영역(10)을 형성한다.
그리고, 도1g에 도시한 바와같이 상기 산화막(8)을 제거한 다음 게이트산화공정을 실시하여 반도체기판(1) 표면의 상부 전면에 게이트산화막(11)을 형성하고, 계속해서 게이트산화막(11)의 상부에 게이트 전극물질(12)과 캡절연막(13)을 순차적으로 형성한다.
이후에, 도면상에 도시되지는 않았지만 통상적인 모스 트랜지스터 형성공정으로 상기 캡절연막(13)과 게이트 전극물질(12)을 패터닝하여 게이트를 형성하고, 저농도 불순물이온을 주입하여 저농도영역을 형성한 다음 게이트측벽을 형성하고, 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정들이 진행된다.
그러나, 상기한 바와같은 종래 반도체소자의 제조방법은 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제하기 위하여 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 별도로 요구되어 공정이 복잡해지는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 셀영역과 주변영역을 격리시키는 트렌치의 매립을 효과적으로 실시하여 공정을 단순화하면서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1g는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2a 내지 도2f는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
21:반도체기판 22:패드산화막
23:질화막 24:트렌치
25:BSG막 26:피형 웰
27:엔형 웰 28:산화막
29:엔형 채널영역 30:피형 채널영역
31:게이트산화막 32:게이트 전극물질
33:캡절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막(이하, BSG)을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 BSG막을 고상확산(solid phase diffusion)시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 첨부한 도2a 내지 도2f의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 피형 반도체기판(21) 상부에 패드산화막(22)과 질화막(23)을 순차적으로 형성하고, 질화막(23)의 상부에 감광막(PR21)을 도포하고, 격리영역이 선택적으로 노출되도록 노광 및 현상을 실시하여 감광막(PR21) 패턴을 형성한 다음 노출된 질화막(23) 및 그 하부 패드산화막(22)을 순차적으로 식각한다. 이때, 패드산화막(22)은 50∼300Å의 두께로 형성하고, 질화막(23)은 1000∼5000Å의 두께로 형성하는 것이 바람직하다.
그리고, 도2b에 도시한 바와같이 상기 감광막(PR21) 패턴을 제거하고, 잔류하는 질화막(23)을 마스크로 적용하여 반도체기판(21)을 일정한 깊이로 식각함으로써, 트렌치(24)를 형성한다. 이때, 상기 도2a의 공정을 생략하고, 반도체기판(21) 상에 바로 감광막(PR21) 패턴을 형성하고, 반도체기판(21)을 일정한 깊이로 식각하여 트렌치(24)를 형성하는 것도 고려할 수 있다.
그리고, 도2c에 도시한 바와같이 상기 트렌치(24)가 형성된 구조물의 상부전면에 BSG막(25)을 증착한 다음 상기 질화막(23)이 노출될때까지 평탄화하고, 계속해서 노출된 질화막(23)을 제거하여 상기 패드산화막(22)을 노출시킨다.
그리고, 도2d에 도시한 바와같이 상기 패드산화막(22)이 노출된 구조물 상에 마스크(미도시)를 선택적으로 적용하여 서로 다른 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(21) 내에 피형 웰(26)과 엔형 웰(27)을 형성한다.
그리고, 도2e에 도시한 바와같이 상기 노출된 패드산화막(22)을 제거한 다음 산화공정을 실시하여 반도체기판(21) 표면의 상부 전면에 산화막(28)을 형성하고, 마스크(미도시)를 선택적으로 적용하여 문턱전압 조절을 위한 불순물이온을 순차적으로 주입함으로써, 상기 반도체기판(21)의 표면 내에 엔형 채널영역(29)과 피형 채널영역(30)을 형성한다. 이때, 산화공정을 실시하기 위한 열처리로 인해 상기 트렌치(24)에 매립된 BSG막(25)이 고상 확산되어 반도체기판(21)과 트렌치(24)의 경계영역이 도핑(doping)됨에 따라 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있게 되며, 한편 별도로 800∼1100℃의 열처리를 실시하거나, 상기 피형 웰(26)과 엔형 웰(27)의 열처리를 통해 상기 BSG막(25)을 고상 확산시키는 것도 고려할 수 있다.
그리고, 도2f에 도시한 바와같이 상기 산화막(28)을 제거한 다음 게이트산화공정을 실시하여 반도체기판(21) 표면의 상부 전면에 게이트산화막(31)을 형성하고, 계속해서 게이트산화막(31)의 상부에 게이트 전극물질(32)과 캡절연막(33)을 순차적으로 형성한다.
이후에, 도면상에 도시되지는 않았지만 통상적인 모스 트랜지스터 형성공정으로 상기 캡절연막(33)과 게이트 전극물질(32)을 패터닝하여 게이트를 형성하고, 저농도 불순물이온을 주입하여 저농도영역을 형성한 다음 게이트측벽을 형성하고, 고농도 불순물이온을 주입하여 소스/드레인을 형성하는 공정들이 진행된다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법은 트렌치에 BSG막을 채우고, 산화공정등과 같은 후속 열처리를 통해 고상 확산시켜 반도체기판과 트렌치의 경계영역을 도핑함으로써, 트렌치 격리 트랜지스터 구조에서 엔모스 트랜지스터의 채널 폭 감소에 따른 문턱전압 감소를 억제할 수 있으므로, 피모스 트랜지스터 형성영역의 마스킹을 위한 별도의 감광막 도포, 노광 및 현상 공정과, 이온주입공정 및 감광막 제거공정이 요구되지 않아 공정을 단순화할 수 있는 효과가 있다.

Claims (5)

  1. 반도체기판 상에 패드산화막과 질화막을 증착하고, 반도체기판의 격리영역이 노출되도록 선택적으로 식각한 다음 노출된 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치가 형성된 결과물 상에 붕소가 도핑된 산화막을 형성한 다음 평탄화하여 트렌치를 채우는 공정과; 상기 질화막을 제거하고, 마스크를 선택적으로 적용하여 피형 및 엔형 불순물이온을 순차적으로 주입함으로써, 반도체기판 내에 피형 웰과 엔형 웰을 형성하는 공정과; 상기 패드산화막을 제거한 다음 산화공정을 실시하여 반도체기판 표면의 상부 전면에 산화막을 형성함과 아울러 상기 트렌치에 채워진 붕소가 도핑된 산화막을 고상확산시키는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 패드산화막은 50∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 질화막은 1000∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 붕소가 도핑된 산화막을 고상확산시키는 공정은 상기 피형 웰 및 엔형 웰 형성을 위한 열처리를 통해 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 붕소가 도핑된 산화막을 고상확산시키는 공정은 별도로 800∼1100℃의 열처리를 실시하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
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