KR20040053441A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀로우 트렌치 아이솔레이션 구조의 트렌치를 형성하고, 트렌치 내부를 스텝커버리지가 좋은 폴리 실리콘 막으로 일부 매립한 다음 산화 공정을 실시하여 트렌치 내부를 실리콘 산화막으로 매립함으로서, 높은 고단차를 갖는 트렌치 내부를 보이드 형성 없이 완전히 매립할 수 있고, 트렌치의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있고, 이로 인해 다양한 형태의 트렌지가 공존하는 소자의 소자 분리막을 형성할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 0.1㎛ 이하의 디자인 룰을 갖는 자기 정렬 셀로우 트렌치 아이솔레이션 구조의 소자 분리막을 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 메모리 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. 일반적으로 소자 분리막을 형성하기 위하여 자기 정렬 셀로우 트렌치 아이솔레이션(Self Aligned Shallow Trench Isolation; SA-STI)공정을 적용하여 폭이 좁은 트렌치를 형성한다. 상기 트렌치를 HDP 산화막을 이용하여 매립함으로서 소자 분리막을 형성한다.
SA-STI 공정을 통해 0.1㎛ 이하의 폭을 갖는 트렌치를 형성할 경우 높은 종횡비(Aspect Ratio)와 작은 폭으로 인해, 트렌치 내부를 매립하는데 있어서 많은 문제점이 발생한다. 즉, 종래의 트렌치를 매립하기 위해 사용했던 막들(HDP, SOG... 등)의 매립능력 부족으로 인해 보이드(Void)가 형성되는 문제점이 나타난다.
STI 구조의 소자 분리막 형성 기술은 게이트 산화막을 형성하기 위한 전 세정공정, 후속 세정 공정 및 산화막 식각공정에 의해 활성영역과 필드영역이 만나는 지점의 필드 산화막에 모우트가 발생한다. 이로 인해, 기생효과(ParasiticEffect), 게이트 산화막 보전성(Gate Oxide Integrity; GOI) 열화, 역 협폭 효과(Inverse Narrow Effect) 및 서브스레시홀드 험프(Subthreshold Hump) 현상이 발생한다. 이뿐만 아니라, 후속 공정의 진행에 많은 문제점들이 발생하게 된다, 게이트 산화막을 증착하게 되면, HDP 산화막 모우트에 의해 트렌치 상부 코너 부분의 게이트 산화막이 얇아지게 되어, 소자에 전압인가시 브레이크다운(Breakdown)의 원인이 될 수 있다. 또한, 폴리 실리콘층 증착후 활성영역과 필드영역의 경계면의 폴리 실리콘층에도 움푹 패이는 모우트 현상이 발생하게 되어 이 부분의 폴리 실리콘의 제거를 어렵게 하여 폴리 실리콘의 잔존에 의한 게이트 브리지(Gate Bridge)를 유발할 수 있다. 또한 폴리 실리콘이 움푹 패인 상태에서 CMP 공정을 실시하게 되면, 폴리 실리콘의 단차에 의해 균일한 CMP가 되지 않아 동일한 형태의 게이트 전극을 형성하기가 어렵게 되고, 플래시 소자일 경우 게이트 전극간의 커플링비의 차가 발생할 수 있어 반도체 소자의 특성이 나빠지는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 매립 특성이 우수한 폴리 실리콘막을 증착하고, 산화공정을 실시하여 트렌치를 효과적으로 매립함으로서 STI 구조의 트렌치 내부에 보이드가 발생하지 않는 소자 분리막을 형성하고, 터널 산화막과 이를 보호하기 위한 폴리 실리콘막을 증착한 다음 STI 구조의 트렌치를 형성하여 소자의 특성이 열화되는 현상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 터널 산화막
14, 24, 30, 42 : 폴리 실리콘막 16 : 하드 마스크막
18 : 트렌치 20 : 측벽 산화막
22 : 버퍼막 26 : 실리콘 산화막
28 : 실리콘 산화막 돌출부 32 : 플로팅 게이트 전극
34, 38 : 산화막 40 : 유전체막
44 : 텅스텐 실리사이드 46 : 컨트롤 게이트 전극
본 발명에 따른 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 하드 마스크막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계와, 전체 구조상에 단차를 따라 스트레스를 완화하기 위한 버퍼막을 형성하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 증착한 다음 상기 제 2 폴리 실리콘막을 산화시켜 형성된 실리콘 산화막으로 상기 트렌치를 매립하는 단계와, 평탄화 공정을 실시하여 상기 하드 마스크막 상의 상기 실리콘 산화막과 상기 버퍼막을 제거하는 단계와, 식각공정을 실시하여 상기 제 1 폴리 실리콘막 상의 상기 하드 마스크막과 상기 하드 마스크막 측벽의 상기 버퍼막을 제거하는 단계와, 전체 구조 상부에 제 3 폴리 실리콘막을 증착한 다음, 상기 실리콘 산화막이 노출되는 개구부를 형성하는 단계 및 전체 구조상에 유전체막 및 컨트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 하드 마스크막(16)을 형성한다.
구체적으로, H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 세정 공정 후 터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 50 내지 100Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화한다.
터널 산화막(12) 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 SiH4또는 Si2H6가스를 이용하여 250 내지 500Å의 두께의 도핑되지 않은 비정질 실리콘 막을 증착하여 버퍼용 또는 플로팅 게이트의 일부로 사용할 제 1 폴리 실리콘막(14)을 형성한다. 이로써 제 1 폴리 실리콘막(14)의 입도가 최소화 되어 전계 집중을 방지할 수 있다. 제 1 폴리 실리콘막(14) 상에 LP-CVD 방법으로 약 700 내지 1500Å정도의 높은 두께로 하드 마스크막(16)을 형성한다.
이에 한정되지 않고, 이온주입을 실시한 다음 상기의 공정을 진행할 수 있다. 예를 들어, 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰 또는 VT조절을 위한 이온층(미도시)을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 하드 마스크막(16)을 증착한다.
도 1b를 참조하면, 하드 마스크막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성 영역과 필드 영역을 정의한다. STI 구조의 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(18)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다.
전체 구조상에 단차를 따라 반도체 기판의 산화 방지와 과도한 산화 공정으로 인한 스트레스를 완화시켜 결함 형성을 억제하기 위한 버퍼막(22)을 형성한다.
구체적으로, 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 하드 마스크막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성한다. 이때 상기 감광막 패턴으로 먼저 하드 마스크막(16)을 식각하고, 하드 마스크막(16)을 하드 마스크로 하여 트렌치(18)를 형성하여 식각 마진을 확보한다. 트렌치(18)를 형성함에 있어서 반도체 기판(10)은 75 내지 88°의 특정한 기울기를 갖도록 식각을 수행하고, 트렌치(18)의 형상을 역삼각형 구조(반도체 기판 표면의 폭이 넓고 기판 내부로 들어갈수록 폭이 좁은 형상)로 형성한다.
상술한 식각공정에 의한 트렌치(18) 측벽의 데미지를 보상하고, 트렌치 상부 코너(Corner) 및 트렌치 하부 코너를 라운딩(Rounding)하며, 활성 임계치수(Active Critical Dimension)를 줄이기 위해 750 내지 1150℃의 온도 범위 내에서 건식 산화 또는 습식 산화 공정을 실시하여 측벽 산화막(20)을 50 내지 150Å 두께로 형성한다. 종래보다 낮은 건식 산화공정을 실시하여 웰 또는 문턱전압(Vt)조절을 위해 주입되어 있는 이온들의 확산을 최소화하여 정상적인 정션과 웰을 유지한다. 측벽 산화공정 전에 트렌치(18) 측벽에 형성된 자연 산화막을 제거하기 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2및 H2O로 구성된 SC-1을 이용하여 전처리세정공정을 실시할 수 있다.
버퍼막(22) 증착전에 전처리 세정공정으로 SC-1을 이용하여 측변 산화막(20)의 손실을 방지한다. 버퍼막(22)은 DCS(Dichloro Silane; SiH2Cl2) 및 NH3가스를 이용하여 0.1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 40 내지 100Å 두께의 질화막을 증착하여 형성한다.
도 1c 및 도 1d를 참조하면, 전체 구조상에 갭 필링을 위해 스텝 커버리지가 좋은 제 2 폴리 실리콘막(24)을 증착한다. 산화 공정을 통해 제 2 폴리 실리콘막(24)을 산화시켜 트렌치(18) 내부를 실리콘 산화막(26)으로 매립한다.
구체적으로, 제 2 폴리 실리콘막(24)은 도핑되지 않은 비정질 실리콘 박막을 이용하여 트렌치(18) 내부의 공간을 1로 하였을 경우에 내부 공간의 1/4 내지 1/3 정도가 매립되도록 증착한다. 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD방식으로 SiH4또는 Si2H6가스를 이용하여 200 내지 350Å의 두께의 도핑되지 않은 비정질 실리콘막을 증착하여 제 2 폴리 실리콘막(24)을 형성한다. 상술한 두께의 제 2 폴리 실리콘막(24)을 증착함으로 인해 후속 산화 공정을 실시하여 셀영역에 형성된 트렌치(18) 내부를 완전히 매립할 수 있다.
700 내지 1000℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 제 2 폴리 실리콘막(24)을 모두 산화시키는 타겟으로 산화 공정을 실시한다. 산화 공정은 트렌치(18) 내부에 형성된 제 2 폴리 실리콘막(24)의 2배 이상의 산화막 즉, 500내지 1200Å 두께의 실리콘 산화막(26)을 형성한다. 이때, 트렌치(18) 하부 일부 영역에는 제 2 폴리 실리콘막(24)이 산화되지 않고 잔류할 수도 있다.
이에 한정되지 않고, 트렌치(18)의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있다. 즉, 상술한 폴리 실리콘막의 증착과 산화공정을 여러번 실시하여 트렌치 내부를 실리콘 산화막으로 매립할 수 있다. 또한, 폴리 실리콘 막의 증착과 산화 공정후 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 이용하여 트렌치 내부를 완전히 매립할 수도 있다. 예를 들어, 셀영역은 상술한 공정을 통해 트렌치 내부를 완전히 매립할 수 있지만 주변회로 영역에서는 상술한 공정을 통해 트렌치 내부를 완전히 매립하기에는 부족하다. 따라서, 상술한 폴리 실리콘막의 증착과 산화 공정을 통해 트렌치 내부가 완전히 매립되지 않을 경우(폭이 넓은 트렌치)에는 전체 구조 상부에 3000 내지 5000Å 두께의 HDP 산화막을 증착하여 트렌치 내부를 완전히 매립한다.
도 1e 내지 도 1g를 참조하면, 평탄화 공정을 실시하여 하드 마스크막(16) 상에 형성된 실리콘 산화막(26) 및 버퍼막(22)을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막을 형성한다. 인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 하드 마스크막(16)을 식각하여 실리콘 산화막 돌출부(28)가 형성된다. 이때 하드 마스크막(16) 측벽의 버퍼막(22)도 한꺼번에 제거된다. 전체 구조 상부에 제 3 폴리 실리콘막(30)을 증착한 다음, 패터닝 공정을 실시하여플로팅 게이트 전극(32)을 형성한다. 이때, 하드 마스크막(16) 상의 버퍼막(22)은 평탄화 공정시 제거되지 않고, 질화막 스트립 공정시 제거될 수 있다.
구체적으로, 하드 마스크막(16)을 정지층으로 하는 화학 기계적 연마를 실시한 후 하드 마스크막(16)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 인산(H3PO4)을 이용한 질화막 스트립 공정을 통해 실리콘 산화막(26) 상부의 모서리 부분의 일부가 식각되어 간면을 형성한다. H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(14) 상부에 형성된 자연산화막과 잔류물들을 제거하여 제 1 및 제 3 폴리 실리콘막(14 및 30)간의 계면효과를 최소화한다.
전체 구조 상부에 500 내지 620℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD, LP-CVD, PE-CVD 또는 AP-CVD 방식으로 SiH4또는 Si2H6와 PH3가스를 이용하여 1000 내지 2000Å의 두께로 P 농도가 1.0E20 내지 3.0E20atoms/cc 정도 도핑된 폴리 실리콘 막인 제 3 폴리 실리콘막(30)을 증착한다. 이에 한정되지 않고, 제 3 폴리 실리콘막(30)을 플래시 메모리 소자의 커플링 비를 최대화 할 수 있는 두께로 형성한다.
제 3 폴리 실리콘막(30) 상부에 감광막을 도포한 다음 플로팅 게이트용 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 통해 제 3 폴리 실리콘막(30)을식각하여 플로팅 게이트 전극(32)을 형성한다. 이때, 브리지(Bridge)가 발생하지 않을 정도의 경사각을 갖도록 건식식각을 실시하여 실리콘 산화막 돌출부(28) 상의 제 3 폴리 실리콘막(30)을 식각한다. 또한, 과도식각을 실시하여 실리콘 산화막 돌출부(28)의 일부를 식각(돌출부의 상부를 리세스 시킴)함으로서 플로팅 게이트 전극(32)의 고립을 확실하게 하며, 별도의 식각공정을 수행하지 않고 과도식각만으로 실리콘 산화막 돌출부(28)의 일부를 제거(리세스 시킴)함으로서 제 3 폴리 실리콘막(30) 하부의 실리콘 산화막 돌출부(28)의 손실을 최소화 한다. 즉, 60 내지 85°의 경사각을 갖도록 경사 식각을 실시하여 후속 식각 공정시 유전체막 또는 폴리 실리콘의 잔류물의 생성을 억제하도록 한다. 상술한 바와 같은 일정 기울기를 갖는 식각을 실시함으로서 유전체막 또는 폴리 실리콘의 잔류물로 인한 소자의 결함을 방지할 수 있고, 컨트롤 게이트 증착후에 텅스텐 실리사이드 스트림 형성을 억제할 수 있다. 또한, 제 3 폴리 실리콘막(30) 식각시 일정한 기울기를 갖는 식각을 실시하여 플로팅 게이트 전극(32)을 형성하기 위한 마스킹과 식각공정의 오정렬을 최소화 한다.
도 1h를 참조하면, 유전체막(40)을 전체구조의 단차를 따라 형성한 다음 컨트롤 게이트(46)를 형성하기 위한 제 4 폴리 실리콘막(42)과 텅스텐 실리사이드막(WSi; 44)을 순차적으로 증착한다. 유전체막(40), 제 4 폴리 실리콘막(42) 및 텅스텐 실리사이드막(44)을 패터닝 하여 플래시 메모리 소자의 유전체막(40)과 컨트롤 게이트 전극(46)을 형성한다.
구체적으로, 반도체 소자에서 사용하는 다양한 형태의 유전체막(40)을 증착하되, 본 실시예에서는 ONO(제 1 산화막/ 질화막/ 제 2 산화막(SiO2-Si3N4-SiO2)) 또는 ONON구조의 유전체막(40)을 증착한다. ONO 구조의 유전체막(40)에 있어서, ONO구조에서 제 1 및 제 2 산화막(34 및 38)은 우수한 내압과 TDDB특성이 좋은 DCS(SiH2Cl2)와 N2O 가스를 이용하여 0.1 내지 3torr의 낮은 압력과 810 내지 850℃정도의 온도 하에서 약 35 내지 60Å의 두께로 LP-CVD방법으로 증착한다. 또한 ONO구조에서 질화막(36)은 DCS와 NH3가스를 이용하여 0.1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 약 50 내지 65Å의 두께로 LP-CVD방법으로 증착한다. ONO 구조의 유전체막(40)을 형성하기 위해 반도체 기판을 증착챔버로 로딩할 때 600 내지 700℃의 온도에서 로딩한다.
상기 ONO공정 수행 후 ONO 산화막의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.
제 4 폴리 실리콘막(42)은 텅스텐 실리사이드(44) 증착시 유전체막(40)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 0.1 내지 3torr의 압력 하에서 LP-CVD방식으로 비정질 실리콘 막으로 증착한다. 이때 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 플로팅 게이트전극(32) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1000Å두께로 상기 비정질 실리콘 막을 형성함으로써, 후속 텅스텐 실리사이드(44) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2중구조의 제 4 폴리 실리콘막(42)을 형성할 때 SiH4또는 Si2H6와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.
텅스텐 실리사이드막(44)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.
텅스텐 실리사이드막(44)상에 SiOxNy또는 Si3N4를 이용하여 도시되지 않은 ARC층을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극(46)을 형성한다.
상술한 바와 같이, 본 발명은 STI 구조의 트렌치를 형성하여 트렌치 상부 코너에 원하는 두께 보다 작게 증착되는 게이트 산화막 씨닝(Gate Oxide Thinning) 현상을 방지할 수 있으며, 원하는 임계치수만큼의 활성영역을 확보할 수 있어 소자의 전기적 특성을 개선할 수 있다.
또한, 후속 공정을 통한 터널 상화막의 손상을 방지하여 채널 폭 내에서의 균일한 터널 산화막을 형성할 수 있다.
또한, 0.1㎛ 이하의 좁은 폭을 갖고, 높은 고단차를 갖는 트렌치 내부를 보이드 형성 없이 완전히 매립할 수 있다.
또한, 트렌치의 크기에 따라 폴리 실리콘막의 두께를 조절하거나 산화막 타겟을 조절하여 목표로 하는 만큼의 산화막을 형성할 수 있고, 이로 인해 다양한 형태의 트렌지가 공존하는 소자의 형성이 용이하다.
또한, 트렌치 측벽에 버퍼막을 형성함으로 인해 반도체 기판의 산화 방지가 가능하고, 과도한 산화로 인한 스트레스를 완화시킬 수 있다.
또한, 플로팅 게이트 전극을 형성하기 위해 폴리 실리콘을 일정한 기울기를 갖는 식각을 실시하여 마스크 오정렬로 인한 발생하는 소자의 결함을 방지할 수 있다.
Claims (6)
- (a) 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계;(b) 패터닝 공정을 통해 상기 하드 마스크막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계;(c) 전체 구조상에 단차를 따라 스트레스를 완화하기 위한 버퍼막을 형성하는 단계;(d) 전체 구조상에 제 2 폴리 실리콘막을 증착한 다음 상기 제 2 폴리 실리콘막을 산화시켜 형성된 실리콘 산화막으로 상기 트렌치를 매립하는 단계;(e) 평탄화 공정을 실시하여 상기 하드 마스크막 상의 상기 실리콘 산화막과 상기 버퍼막을 제거하는 단계;(f) 식각공정을 실시하여 상기 제 1 폴리 실리콘막 상의 상기 하드 마스크막과 상기 하드 마스크막 측벽의 상기 버퍼막을 제거하는 단계;(g) 전체 구조 상부에 제 3 폴리 실리콘막을 증착한 다음, 상기 실리콘 산화막이 노출되는 개구부를 형성하는 단계; 및(h) 전체 구조상에 유전체막 및 컨트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리 실리콘막은 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 200 내지 350Å의 두께의 비정질 실리콘막을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (d) 단계는,700 내지 1000℃의 온도에서 건식 또는 습식 산화 방식을 이용하여 상기 제 2 폴리 실리콘막을 산화시켜 500 내지 1200Å 두께의 실리콘 산화막을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 (d) 단계와 상기 (e) 단계 사이에,상기 제 1 실리콘 산화막상에 3000 내지 5000Å 두께의 HDP 산화막을 형성하여 상기 트렌치 내부를 완전히 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막은 상기 반도체 기판의 산화 방지와 산화 공정으로 인한 스트레스를 완화하기 위해 DCS(SiH2Cl2) 및 NH3가스를 이용하여 0.1 내지 3torr의 압력과 650 내지 800℃정도의 온도 하에서 40 내지 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 (g) 단계는,상기 개구부가 소정의 경사 기울기를 가지며, 상기 산화막이 소정 깊이로 리세스되도록 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |