JPH11186242A - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- JPH11186242A JPH11186242A JP10278465A JP27846598A JPH11186242A JP H11186242 A JPH11186242 A JP H11186242A JP 10278465 A JP10278465 A JP 10278465A JP 27846598 A JP27846598 A JP 27846598A JP H11186242 A JPH11186242 A JP H11186242A
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- pad nitride
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
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- H01L21/3105—After-treatment
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Abstract
(57)【要約】 （修正有）
【課題】 改善されたエッチングストッパを提供する。
【解決手段】 ＮＨ３又はＮ２環境におけるアニール
は、エッチング及び研磨速度に対するパッド層の抗性を
改善する。その結果、集積回路のプロセスの間の過剰浸
食が減少し、それにより収量を改善する。
は、エッチング及び研磨速度に対するパッド層の抗性を
改善する。その結果、集積回路のプロセスの間の過剰浸
食が減少し、それにより収量を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にデバイス
及びデバイスの製造に関し、かつさらに特定すれば、デ
バイス製造における窒化物エッチングストッパの利用に
関する。
及びデバイスの製造に関し、かつさらに特定すれば、デ
バイス製造における窒化物エッチングストッパの利用に
関する。
【０００２】
【従来の技術】デバイス製造において、絶縁、半導体及
び導体の層は、基板又はウエハ上に形成される。層は、
形状及びスペースを構成するためにパターニングされ、
トランジスタ、コンデンサ及び抵抗のようなデバイスを
形成する。それからこれらのデバイスは、所望の電気的
な機能を達成するために相互接続され、その結果、集積
回路（ＩＣ）又はチップを生じる。
び導体の層は、基板又はウエハ上に形成される。層は、
形状及びスペースを構成するためにパターニングされ、
トランジスタ、コンデンサ及び抵抗のようなデバイスを
形成する。それからこれらのデバイスは、所望の電気的
な機能を達成するために相互接続され、その結果、集積
回路（ＩＣ）又はチップを生じる。
【０００３】１つ又は複数の層のパターニングを容易に
するために、エッチング又は研磨の停止層として、典型
的に窒化物層が利用される。このような窒化物層は、パ
ッド窒化物層と称する。従来のパッド窒化物層は、低圧
化学蒸着（ＬＰＣＶＤ）によって形成される。
するために、エッチング又は研磨の停止層として、典型
的に窒化物層が利用される。このような窒化物層は、パ
ッド窒化物層と称する。従来のパッド窒化物層は、低圧
化学蒸着（ＬＰＣＶＤ）によって形成される。
【０００４】しかしながら従来のパッド窒化物層は、エ
ッチング又は研磨プロセスの間に過剰の浸食を受ける。
例えばパッド窒化物層の厚さは、化学機械研磨（ＣＭ
Ｐ）及びそれよりわずかな程度に反応性イオンエッチン
グ（ＲＩＥ）及び化学的ドライエッチング（ＣＤＥ）に
よるデバイスプロセスの後に、ウエハ中心においてほぼ
３０％まで、かつウエハエッジの近くにおいて４０％以
上減少することがある。過剰の浸食は、減少した収量に
通じる。
ッチング又は研磨プロセスの間に過剰の浸食を受ける。
例えばパッド窒化物層の厚さは、化学機械研磨（ＣＭ
Ｐ）及びそれよりわずかな程度に反応性イオンエッチン
グ（ＲＩＥ）及び化学的ドライエッチング（ＣＤＥ）に
よるデバイスプロセスの後に、ウエハ中心においてほぼ
３０％まで、かつウエハエッジの近くにおいて４０％以
上減少することがある。過剰の浸食は、減少した収量に
通じる。
【０００５】
【発明が解決しようとする課題】前記の議論から明らか
なように、改善されたエッチングストッパを提供するこ
とが望まれる。
なように、改善されたエッチングストッパを提供するこ
とが望まれる。
【０００６】
【課題を解決するための手段】トレンチを形成した後
に、図３に示すようなトレンチコンデンサＤＲＡＭセル
２６０を形成するために、従来のプロセスが利用され
る。このようなＤＲＡＭセルは、例えばネスビット他、
Ａ０．６μｍ２ ２５６Ｍｂ Ｔｒｅｎｃｈ ＤＲＡＭ
Ｃｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂ
ｕｒｉｅｄ Ｓｔｒａｐ（ＢＥＳＴ）、ＩＥＤＭ ９３
−６２７に記載されており、これは、あらゆる目的のた
めに引用によってここに組込まれる。これは、埋め込ま
れたプレート２６５、ノード誘電体２６８、カラー２６
４、蓄積ノード２７０、埋め込まれたストラップ２６
３、ＳＴＩ２７３、活性のかつ通過するワードライン２
７５及び２８０をなすゲート導体、レベル間誘電体層２
８２、接点開口２８０及びビットライン２８５を形成す
ることを含んでいる。典型的にこのようなセルのアレイ
は、ＤＲＡＭチップを形成するためにワードライン及び
ビットラインによって相互接続される。
に、図３に示すようなトレンチコンデンサＤＲＡＭセル
２６０を形成するために、従来のプロセスが利用され
る。このようなＤＲＡＭセルは、例えばネスビット他、
Ａ０．６μｍ２ ２５６Ｍｂ Ｔｒｅｎｃｈ ＤＲＡＭ
Ｃｅｌｌ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂ
ｕｒｉｅｄ Ｓｔｒａｐ（ＢＥＳＴ）、ＩＥＤＭ ９３
−６２７に記載されており、これは、あらゆる目的のた
めに引用によってここに組込まれる。これは、埋め込ま
れたプレート２６５、ノード誘電体２６８、カラー２６
４、蓄積ノード２７０、埋め込まれたストラップ２６
３、ＳＴＩ２７３、活性のかつ通過するワードライン２
７５及び２８０をなすゲート導体、レベル間誘電体層２
８２、接点開口２８０及びビットライン２８５を形成す
ることを含んでいる。典型的にこのようなセルのアレイ
は、ＤＲＡＭチップを形成するためにワードライン及び
ビットラインによって相互接続される。
【０００７】
【発明の実施の形態】本発明は、改善されたパッド窒化
物層に関する。図解のために本発明は、例えばトレンチ
コンデンサＤＲＡＭセルの製造において利用されるパッ
ドスタックに関連して説明する。しかしながら本発明
は、これより著しく広く、かつ一般の集積回路（ＩＣ）
の製造において利用されるパッド窒化物層にまで広がっ
ている。このようなＩＣは、例えばランダムアクセスメ
モリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同
期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲ
ＡＭ）及び読み出し専用メモリ（ＲＯＭ）を含んでい
る。その他のＩＣは、プログラミング可能な論理アレイ
（ＰＬＡ）、アプリケーション固有のＩＣ（ＡＳＩ
Ｃ）、埋め込まれたＤＲＡＭ又はその他の回路デバイス
のような論理デバイスを含む。典型的には複数のＩＣ
が、シリコンウエハのような半導体基板上に並列に製造
される。プロセスの後に、ウエハは、ＩＣを複数の個々
のチップに分離するために裁断される。チップは、それ
から例えばコンピュータシステム、セルラフォン、個人
用デジタルアシスタント（ＰＤＡ）及びその他の製品の
ような消費者製品に利用するための最終製品になるよう
にパッケージングされる。
物層に関する。図解のために本発明は、例えばトレンチ
コンデンサＤＲＡＭセルの製造において利用されるパッ
ドスタックに関連して説明する。しかしながら本発明
は、これより著しく広く、かつ一般の集積回路（ＩＣ）
の製造において利用されるパッド窒化物層にまで広がっ
ている。このようなＩＣは、例えばランダムアクセスメ
モリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同
期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲ
ＡＭ）及び読み出し専用メモリ（ＲＯＭ）を含んでい
る。その他のＩＣは、プログラミング可能な論理アレイ
（ＰＬＡ）、アプリケーション固有のＩＣ（ＡＳＩ
Ｃ）、埋め込まれたＤＲＡＭ又はその他の回路デバイス
のような論理デバイスを含む。典型的には複数のＩＣ
が、シリコンウエハのような半導体基板上に並列に製造
される。プロセスの後に、ウエハは、ＩＣを複数の個々
のチップに分離するために裁断される。チップは、それ
から例えばコンピュータシステム、セルラフォン、個人
用デジタルアシスタント（ＰＤＡ）及びその他の製品の
ような消費者製品に利用するための最終製品になるよう
にパッケージングされる。
【０００８】図１によれば、本発明の一実施態様による
パッドスタック１０５が示されている。パッドスタック
は、基板１０１上に形成される。パッドスタックは、パ
ッド酸化物１１０、パッド窒化物１２０及び深いトレン
チのハードエッチングマスク１３０を含んでいる。パッ
ドスタックは、深いトレンチＤＲＡＭセルの製造に利用
される。図示したように、パッド窒化物は、第１の窒化
物層１２１及び第２の窒化物層１２２を含んでいる。第
２の窒化物層は、第１の窒化物層１２２よりも密でかつ
硬い。一層密でかつ硬い第２の窒化物層を提供すること
により、パッド窒化物層の浸食は、プロセスの間に減少
する。
パッドスタック１０５が示されている。パッドスタック
は、基板１０１上に形成される。パッドスタックは、パ
ッド酸化物１１０、パッド窒化物１２０及び深いトレン
チのハードエッチングマスク１３０を含んでいる。パッ
ドスタックは、深いトレンチＤＲＡＭセルの製造に利用
される。図示したように、パッド窒化物は、第１の窒化
物層１２１及び第２の窒化物層１２２を含んでいる。第
２の窒化物層は、第１の窒化物層１２２よりも密でかつ
硬い。一層密でかつ硬い第２の窒化物層を提供すること
により、パッド窒化物層の浸食は、プロセスの間に減少
する。
【０００９】図２〜３は、本発明によるパッドスタック
の形成を含む深いトレンチＤＲＡＭセルの形成のプロセ
スを示している。図２によれば、基板２０１が設けられ
ており、この基板上にＤＲＡＭセルが製造される。基板
の主面は、臨界的ではなく、かつ（１００）、（１１
０）又は（１１１）のようなあらゆる適当な配向が有用
である。図解した実施態様において、基板は、第１の導
電性のドーパントにより軽くドーピングされている。一
実施態様において基板は、Ｂのようなｐ形のドーパント
（ｐ−）によって軽くドーピングされている。Ｂの濃度
は、ほぼ１〜２×１０１６ｃｍ−３である。
の形成を含む深いトレンチＤＲＡＭセルの形成のプロセ
スを示している。図２によれば、基板２０１が設けられ
ており、この基板上にＤＲＡＭセルが製造される。基板
の主面は、臨界的ではなく、かつ（１００）、（１１
０）又は（１１１）のようなあらゆる適当な配向が有用
である。図解した実施態様において、基板は、第１の導
電性のドーパントにより軽くドーピングされている。一
実施態様において基板は、Ｂのようなｐ形のドーパント
（ｐ−）によって軽くドーピングされている。Ｂの濃度
は、ほぼ１〜２×１０１６ｃｍ−３である。
【００１０】基板は、任意に第２の導電性のドーパント
を含む埋め込まれたウエル２４０を含んでいる。一実施
態様において埋め込まれたウエルは、Ａｓ又はＰドーパ
ントのようなｎ形のドーパントを含む。マスクは、例え
ば埋め込まれたウエルの領域を定義するようにパターニ
ングされる。Ｐドーパントは、それから基板の埋め込ま
れたウエル領域に注入される。注入は、十分なエネルギ
ーで行なわれ、かつ形成すべきカラーの下においてＰド
ーパントのピーク濃度を堆積する。埋め込まれたウエル
は、基板からＰ−ウエルを絶縁するために使われ、かつ
コンデンサの埋め込まれたプレートの間に導体ブリッジ
も形成する。注入の濃度とエネルギーは、ほぼ１．５Ｍ
ｅＶにおいてほぼ＞１×１０１３原子／ｃｍ２である。
あるいは埋め込まれたウエルは、基板表面上にエピ（ｅ
ｐｉ）層を注入し、かつそれから成長させることによっ
て形成される。このような技術は、ブロナーへの米国特
許第５２５０８２９号明細書に記載されており、これ
は、あらゆる目的のために引用によりここに組込まれ
る。
を含む埋め込まれたウエル２４０を含んでいる。一実施
態様において埋め込まれたウエルは、Ａｓ又はＰドーパ
ントのようなｎ形のドーパントを含む。マスクは、例え
ば埋め込まれたウエルの領域を定義するようにパターニ
ングされる。Ｐドーパントは、それから基板の埋め込ま
れたウエル領域に注入される。注入は、十分なエネルギ
ーで行なわれ、かつ形成すべきカラーの下においてＰド
ーパントのピーク濃度を堆積する。埋め込まれたウエル
は、基板からＰ−ウエルを絶縁するために使われ、かつ
コンデンサの埋め込まれたプレートの間に導体ブリッジ
も形成する。注入の濃度とエネルギーは、ほぼ１．５Ｍ
ｅＶにおいてほぼ＞１×１０１３原子／ｃｍ２である。
あるいは埋め込まれたウエルは、基板表面上にエピ（ｅ
ｐｉ）層を注入し、かつそれから成長させることによっ
て形成される。このような技術は、ブロナーへの米国特
許第５２５０８２９号明細書に記載されており、これ
は、あらゆる目的のために引用によりここに組込まれ
る。
【００１１】パッド酸化物２１０は、基板の表面上に形
成される。パッド酸化物上にパッド窒化物がある。研磨
ストッパとして使われるパッド窒化物は、ＬＰＣＶＤに
よって堆積される。典型的には窒化物層２１１の厚さ
は、ほぼ２２０ｎｍである。もちろん実際の厚さは、特
定の用途に依存する。
成される。パッド酸化物上にパッド窒化物がある。研磨
ストッパとして使われるパッド窒化物は、ＬＰＣＶＤに
よって堆積される。典型的には窒化物層２１１の厚さ
は、ほぼ２２０ｎｍである。もちろん実際の厚さは、特
定の用途に依存する。
【００１２】本発明によれば、パッド窒化物層は、窒化
物層２２２を製造するために、ＮＨ ３又はＮ２の環境に
おいてアニールされる。なるべくアニールは、窒素の豊
富な環境において行なわれる。一実施態様において迅速
熱アニール（ＲＴＡ）が行なわれる。ＲＴＡの温度は、
ＮＨ３又はＮ２の環境においてほぼ０．０１〜１０分に
わたってほぼ９００〜１２００℃である。一実施態様に
おいてＲＴＡは、ほぼ３分間にわたって１１５０℃で行
なわれる。窒化物層の炉アニールも有用である。炉アニ
ールは、ＮＨ３又はＮ２の環境において１〜６００分に
わたってほぼ９００〜１２００℃の温度で行なわれる。
一実施態様において炉アニールは、ほぼ６０分にわたっ
て１１００℃で行なわれる。
物層２２２を製造するために、ＮＨ ３又はＮ２の環境に
おいてアニールされる。なるべくアニールは、窒素の豊
富な環境において行なわれる。一実施態様において迅速
熱アニール（ＲＴＡ）が行なわれる。ＲＴＡの温度は、
ＮＨ３又はＮ２の環境においてほぼ０．０１〜１０分に
わたってほぼ９００〜１２００℃である。一実施態様に
おいてＲＴＡは、ほぼ３分間にわたって１１５０℃で行
なわれる。窒化物層の炉アニールも有用である。炉アニ
ールは、ＮＨ３又はＮ２の環境において１〜６００分に
わたってほぼ９００〜１２００℃の温度で行なわれる。
一実施態様において炉アニールは、ほぼ６０分にわたっ
て１１００℃で行なわれる。
【００１３】パッド窒化物層に第１の層及び第２の硬化
した層を設けることによって、エッチング及び研磨速度
が低下される。その結果、後続のエッチング及び研磨ス
テップにおいて、パッド窒化物層の過剰の浸食が減少さ
れる。とくにウエハ中心に比較してウエハエッジにおけ
る過剰浸食が避けられる。したがってウエハに沿った電
圧シフト、及び収量の損失が減少される。
した層を設けることによって、エッチング及び研磨速度
が低下される。その結果、後続のエッチング及び研磨ス
テップにおいて、パッド窒化物層の過剰の浸食が減少さ
れる。とくにウエハ中心に比較してウエハエッジにおけ
る過剰浸食が避けられる。したがってウエハに沿った電
圧シフト、及び収量の損失が減少される。
【００１４】それからハードマスク層２３０が、窒化物
層２２２の上に形成される。ハードマスクは、例えばＴ
ＥＯＳからなる。ＢＳＧのようなその他の材料も、ハー
ドマスク層にとって有用である。追加的にリソグラフ分
解能を改善するために、反射防止コーティング（ＡＲ
Ｃ）を利用してもよい。
層２２２の上に形成される。ハードマスクは、例えばＴ
ＥＯＳからなる。ＢＳＧのようなその他の材料も、ハー
ドマスク層にとって有用である。追加的にリソグラフ分
解能を改善するために、反射防止コーティング（ＡＲ
Ｃ）を利用してもよい。
【００１５】ハードマスク層は、トレンチを形成すべき
領域を定義するために、従来のリソグラフ技術を利用し
てパターニングされる。深いトレンチ領域を定義するこ
とは、レジストの層を堆積し、かつこれを所望のパター
ンによって選択的に露光することを含んでいる。それか
らレジストは現像され、かつ露光された又は露光されな
い部分のいずれかが、ポジ型又はネガ型のレジストいず
れが利用されたかに依存して、除去される。パッドスタ
ックの露出した部分は、それから基板の表面にまでエッ
チングされる。深いトレンチ２１３は、反応性イオンエ
ッチング（ＲＩＥ）によって形成される。ＢＳＧが、ハ
ードマスクとして利用された場合、これは除去される。
このことは、ＢＳＧ層がウエットエッチングによって酸
化物に対して選択的に除去できるためである。このよう
にしてトレンチ開口におけるパッド酸化物の浸食が回避
される。
領域を定義するために、従来のリソグラフ技術を利用し
てパターニングされる。深いトレンチ領域を定義するこ
とは、レジストの層を堆積し、かつこれを所望のパター
ンによって選択的に露光することを含んでいる。それか
らレジストは現像され、かつ露光された又は露光されな
い部分のいずれかが、ポジ型又はネガ型のレジストいず
れが利用されたかに依存して、除去される。パッドスタ
ックの露出した部分は、それから基板の表面にまでエッ
チングされる。深いトレンチ２１３は、反応性イオンエ
ッチング（ＲＩＥ）によって形成される。ＢＳＧが、ハ
ードマスクとして利用された場合、これは除去される。
このことは、ＢＳＧ層がウエットエッチングによって酸
化物に対して選択的に除去できるためである。このよう
にしてトレンチ開口におけるパッド酸化物の浸食が回避
される。
【００１６】トレンチが形成された後に、図３に示すよ
うに、トレンチコンデンサＤＲＡＭセル２６０を形成す
るために、従来のプロセスが適用される。このようなＤ
ＲＡＭセルは、例えばネスビット他、Ａ０．６μｍ２
２５６Ｍｂ ＴｒｅｎｃｈＤＲＡＭ Ｃｅｌｌ Ｗｉｔ
ｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒ
ａｐ（ＢＥＳＴ）、ＩＥＤＭ ９３−６２７に記載され
ており、これは、あらゆる目的のために引用によってこ
こに組込まれる。これは、埋め込まれたプレート２６
５、ノード誘電体２６８、カラー２６４、蓄積ノード２
７０、埋め込まれたストラップ２６３、ＳＴＩ２７３、
活性のかつ通過するワードライン２７５及び２８０をな
すゲート導体、レベル間誘電体層２８２、接点開口２８
０及びビットライン２８５を形成することを含んでい
る。典型的にこのようなセルのアレイは、ＤＲＡＭチッ
プを形成するためにワードライン及びビットラインによ
って相互接続される。
うに、トレンチコンデンサＤＲＡＭセル２６０を形成す
るために、従来のプロセスが適用される。このようなＤ
ＲＡＭセルは、例えばネスビット他、Ａ０．６μｍ２
２５６Ｍｂ ＴｒｅｎｃｈＤＲＡＭ Ｃｅｌｌ Ｗｉｔ
ｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｂｕｒｉｅｄ Ｓｔｒ
ａｐ（ＢＥＳＴ）、ＩＥＤＭ ９３−６２７に記載され
ており、これは、あらゆる目的のために引用によってこ
こに組込まれる。これは、埋め込まれたプレート２６
５、ノード誘電体２６８、カラー２６４、蓄積ノード２
７０、埋め込まれたストラップ２６３、ＳＴＩ２７３、
活性のかつ通過するワードライン２７５及び２８０をな
すゲート導体、レベル間誘電体層２８２、接点開口２８
０及びビットライン２８５を形成することを含んでい
る。典型的にこのようなセルのアレイは、ＤＲＡＭチッ
プを形成するためにワードライン及びビットラインによ
って相互接続される。
【００１７】
【実施例】例 １ ＮＨ３アニールにおいてパッド層をアニールした結果、
低下した化学機械研磨（ＣＭＰ）速度を説明するため
に、実験を行なった。実験は、アニールなし、９５０
℃、１０５０℃及び１１５０℃によるパッド窒化物層の
ＣＭＰ速度を測定した。実験の結果は、図４に示されて
いる。明らかなように、ＣＭＰ速度は、アニールの結果
として低下した。ＣＭＰ速度は、アニール温度及びアニ
ール時間の増加とともに低下する。ほぼ２分間にわたる
１１５０℃におけるアニールは、アニールを行なわない
パッド窒化物層と比較して、ＣＭＰ速度におけるほぼ２
０％の低下を示す。したがって熱予算の増加は、エッチ
ング速度の低下の結果、パッド窒化物層の厚さ及び硬さ
を増加を可能にする。
低下した化学機械研磨（ＣＭＰ）速度を説明するため
に、実験を行なった。実験は、アニールなし、９５０
℃、１０５０℃及び１１５０℃によるパッド窒化物層の
ＣＭＰ速度を測定した。実験の結果は、図４に示されて
いる。明らかなように、ＣＭＰ速度は、アニールの結果
として低下した。ＣＭＰ速度は、アニール温度及びアニ
ール時間の増加とともに低下する。ほぼ２分間にわたる
１１５０℃におけるアニールは、アニールを行なわない
パッド窒化物層と比較して、ＣＭＰ速度におけるほぼ２
０％の低下を示す。したがって熱予算の増加は、エッチ
ング速度の低下の結果、パッド窒化物層の厚さ及び硬さ
を増加を可能にする。
【００１８】例 ２ 図５は、ＮＨ３又はＮ２環境におけるアニールを行なっ
た（線４１０）及び行なわない（線４２０）パッド窒化
物層の浸食における相違を示している。浸食を、深いト
レンチコンデンサを形成するために利用される種々の研
磨ステップにおいて測定した。図示するように、ＣＭＰ
によって引起こされた大量の浸食は、アニールされたパ
ッド窒化物層と比較した場合、アニールしないパッド窒
化物層に起こる。
た（線４１０）及び行なわない（線４２０）パッド窒化
物層の浸食における相違を示している。浸食を、深いト
レンチコンデンサを形成するために利用される種々の研
磨ステップにおいて測定した。図示するように、ＣＭＰ
によって引起こされた大量の浸食は、アニールされたパ
ッド窒化物層と比較した場合、アニールしないパッド窒
化物層に起こる。
【００１９】本発明は、とくに種々の実施態様を引用し
て図示しかつ説明したが、本発明の権利範囲から外れる
ことなく、本発明に変更及び変形を行なうことができる
ことは、当該技術分野の専門家にとって明らかであろ
う。それ故に本発明は、前記の説明を参照してではな
く、均等物のその完全な範囲とともに、添付の特許請求
の範囲を参照して判定すべきものである。
て図示しかつ説明したが、本発明の権利範囲から外れる
ことなく、本発明に変更及び変形を行なうことができる
ことは、当該技術分野の専門家にとって明らかであろ
う。それ故に本発明は、前記の説明を参照してではな
く、均等物のその完全な範囲とともに、添付の特許請求
の範囲を参照して判定すべきものである。
【図面の簡単な説明】
【図１】本発明の一実施態様によるパッド窒化物層を示
す図である。
す図である。
【図２】本発明の一実施態様によりトレンチコンデンサ
ＤＲＡＭセルを形成するプロセスを示す図である。
ＤＲＡＭセルを形成するプロセスを示す図である。
【図３】本発明の一実施態様によりトレンチコンデンサ
ＤＲＡＭセルを形成するプロセスを示す図である。
ＤＲＡＭセルを形成するプロセスを示す図である。
【図４】本発明の一実施態様により形成されたパッド窒
化物層の結果として低下したＣＭＰ速度の実験結果を示
す図である。
化物層の結果として低下したＣＭＰ速度の実験結果を示
す図である。
【図５】本発明の一実施態様により形成されたパッド窒
化物層の結果として低下したＣＭＰ速度の実験結果を示
す図である。
化物層の結果として低下したＣＭＰ速度の実験結果を示
す図である。
１０１ 基板、 １０５ パッドスタック、 １１０
パッド酸化物、 １２０ パッド窒化物、 １２１ 第
１の窒化物層、 １２２ 第２の窒化物層、１３０ エ
ッチングマスク、 ２１３ トレンチ
パッド酸化物、 １２０ パッド窒化物、 １２１ 第
１の窒化物層、 １２２ 第２の窒化物層、１３０ エ
ッチングマスク、 ２１３ トレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イェルク ヴォールファート アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション チェルシー コウ ヴ 1602 (72)発明者 ヨアヒム ニューツェル アメリカ合衆国 ニューヨーク フィッシ ュキル ロンドン ドライヴ 24 アパー トメント ３ビー
Claims (1)
- 【請求項１】 パッド層を有する基板を設け；かつ窒素
を含む環境においてパッド層をアニールし、その際、ア
ニールによって、エッチング及び研磨速度に対して改善
された抗性を有する硬化したパッド層を製造するステッ
プを含むことを特徴とする、集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94089697A | 1997-09-30 | 1997-09-30 | |
| US08/940896 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186242A true JPH11186242A (ja) | 1999-07-09 |
Family
ID=25475601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10278465A Withdrawn JPH11186242A (ja) | 1997-09-30 | 1998-09-30 | 集積回路の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0908942A3 (ja) |
| JP (1) | JPH11186242A (ja) |
| KR (1) | KR19990030192A (ja) |
| CN (1) | CN1131560C (ja) |
| TW (1) | TW406341B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1282160A1 (de) * | 2001-07-31 | 2003-02-05 | Infineon Technologies AG | Verfahren zur Herstellung von Schichten eines Nitrid/Oxid-Dielektrikums |
| TWI340431B (en) * | 2007-06-11 | 2011-04-11 | Nanya Technology Corp | Memory structure and method of making the same |
| US9502263B2 (en) * | 2014-12-15 | 2016-11-22 | Applied Materials, Inc. | UV assisted CVD AlN film for BEOL etch stop application |
| CN109216153B (zh) * | 2017-07-03 | 2021-01-05 | 无锡华润上华科技有限公司 | 提高氮化硅耐腐蚀性的方法和半导体器件的制备方法 |
| CN108387423A (zh) * | 2018-02-23 | 2018-08-10 | 深圳顺络电子股份有限公司 | 一种改善ltcc基板盐雾可靠性的方法 |
| CN112768404A (zh) * | 2021-01-26 | 2021-05-07 | 上海华力微电子有限公司 | 半导体器件的制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411913A (en) * | 1994-04-29 | 1995-05-02 | National Semiconductor Corporation | Simple planarized trench isolation and field oxide formation using poly-silicon |
| JPH0864705A (ja) * | 1994-08-26 | 1996-03-08 | Sony Corp | 半導体記憶装置の製造方法 |
| US5643823A (en) * | 1995-09-21 | 1997-07-01 | Siemens Aktiengesellschaft | Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures |
-
1998
- 1998-09-24 EP EP98118127A patent/EP0908942A3/en not_active Withdrawn
- 1998-09-28 KR KR1019980040204A patent/KR19990030192A/ko not_active Application Discontinuation
- 1998-09-30 JP JP10278465A patent/JPH11186242A/ja not_active Withdrawn
- 1998-09-30 CN CN98120589A patent/CN1131560C/zh not_active Expired - Fee Related
-
1999
- 1999-01-26 TW TW087116257A patent/TW406341B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW406341B (en) | 2000-09-21 |
| CN1131560C (zh) | 2003-12-17 |
| EP0908942A3 (en) | 2002-03-13 |
| KR19990030192A (ko) | 1999-04-26 |
| EP0908942A2 (en) | 1999-04-14 |
| CN1224928A (zh) | 1999-08-04 |
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Legal Events
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|---|---|---|---|
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080220 |