KR19990030192A - 질화물 에칭 정지층을 이용한 집적회로 제조 방법 - Google Patents

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KR19990030192A
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디어터 크리스트, 베르너 뵈켈
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Abstract

NH3또는 N2분위기에서의 패드층 어닐링은 패드층에 에칭 및 연마에 대한 내성(resistance)을 향상시킨다. 따라서 이는 집적 회로의 처리공정중에 과도한 마모를 감소시켜, 수율을 향상시킨다.

Description

질화물 에칭 정지층을 이용한 집적회로 제조 방법
디바이스 제조시, 절연층, 반도체층 및 도전체층이 기판 또는 웨이퍼 위에 형성된다. 상기 층들은 트랜지스터, 캐패시터 및 저항기 등과 같은 디바이스를 형성하는 형상 및 스페이스를 형성하도록 패턴화된다. 이후에 이들 디바이스는 원하는 전기 기능을 달성하도록 상호 연결되어, 집적 회로(IC) 또는 칩을 만든다.
질화물층은 층 또는 층들의 패턴을 형성하기 위한 에칭 정지층 또는 연마 정지층으로 일반적으로 사용된다. 상기와 같은 질화물층은 질화물 패드층이라고 한다. 통상적인 질화물 패드층은 저압 화학 기상 증착(CVD)에 의하여 형성된다.
그러나, 통상적인 질화물 패드층은 에칭 또는 연마 공정 중에 과도하게 마모된다. 예를 들어, 질화물 패드층의 두께는 디바이스 처리 후에 화학적 연마, 그리고 약간의 반응성 이온 에칭(RIE) 및 화학적 건식 에칭(CDE) 때문에 웨이퍼 중심에서는 약 30%정도 그리고 웨이퍼 모서리에서는 약 40%이상이 감소될 수 있다. 이와 같은 과도한 마모는 수율을 감소시킬 수 있다.
따라서, 본 발명은 상기와 같은 문제점을 개선한 에칭 정지물을 제공하는 것이다.
도 1은 본 발명의 일실시예에 따른 질화물 패드층을 도시한다.
도 2a-b는 본 발명의 일 실시예에 따른 트렌치 캐패시터 DRAM 셀의 형성 과정을 도시한다.
도 3-4는 본 발명의 일 실시예에 따라 형성된 질화물 패드층으로부터 발생되는 CMP 속도 감소에 대한 실험적인 결과를 도시한다.
*도면의 주요부분에 대한 부호 설명*
101 :기판 105 : 패드 스택
110 : 산화물 패드 120 : 질화물 패드
121 : 제 1질화물층 122 : 제 2질화물층
트렌치가 형성된 후에, 통상적인 처리 공정이 이용되어 도 2b에 도시된 바와 같이 트렌치 캐패시터 DRAM 셀(260)을 형성하도록 한다. 상기와 같은 DRAM 셀은 예를 들어 네스비트등의자기 정렬 매립 스트랩(BEST)을 가진 0.6μm 2 256Mb 트렌치 DRAM 셀, IEDM 93-627에 기술되어 있으며, 이는 본 명세서에 참조된다. 이는 매립 플레이트(256), 노드 유전체(268), 고리(264), 저장 노드(270), 매립 스트랩(263), STI(273), 액티브 패싱 워드라인(275, 280)을 나타내는 게이트 도체, 중간레벨 유전체층(282), 접점 개구부(280) 및 비트라인(285)을 형성하는 것을 포함한다. 일반적으로, 상기와 같은 셀 어래이는 워드라인과 비트라인에 의하여 상호연결되어 DRAM 칩을 형성한다.
본 발명은 개선된 질화물 패드층에 관한 것이다. 설명을 위하여, 본 발명은 예를 들어 트렌치 캐패시터 DRAM 셀의 제조에 사용되는 패드 스택을 참조로 설명된다. 그러나, 본 발명은 이보다 넓은 범위를 가지며 일반적인 집적 회로(IC)의 제조에 이용되는 질화물 패드층까지 확장된다. 상기와 같은 IC는 예를 들어 램(RAM), 다이나믹 램(DRAM), 동기 디램(SDRAM), 스태틱 램(SRAM), 또는 판독 전용 메모리(ROM)를 포함한다. 그 외의 IC는 프로그래머블 로직 어래이(PLA), 주문형 IC(ASIC), 통합된 DRAM 또는 그 외의 회로 디바이스를 포함한다. 일반적으로, 수많은 IC는 실리콘 웨이퍼와 같은 반도체 기판 상에서 병렬로 제조된다. 처리 후에, 웨이퍼는 다이싱되어 다수의 개별 칩으로 IC를 분리시키도록 한다. 다음에 칩은 예를 들어 컴퓨터 시스템, 셀룰러폰, 개인 정보 이동 단말기(PAD) 및 그 외의 전자 제품과 같은 소비자 제품에 이용되는 최종 제품이 되도록 패키징된다.
도 1에 따르면, 본 발명의 일 실시예에 따른 패드 스택(105)이 도시된다. 패드 스택은 기판(101)위에 형성된다. 패드 스택은 산화물 패드(11), 질화물 패드(120) 및 딥(deep) 트렌치 하드 에칭 마스크(130)를 포함한다. 패드 스택은 딥 트렌치 DRAM 셀의 제조에 이용된다. 도시된 바와 같이, 질화물 패드는 제 1질화물층(121) 및 제 2질화물층(122)을 포함한다. 제 2질화물층은 제 1질화물층보다 밀도가 높고 경질이다. 밀도가 높고 경질인 제 2질화물층을 제공함으로써, 공정 중에 질화물 패드층의 마모가 감소된다.
도 2a-b는 본 발명에 따른 패드 스택의 형성을 포함하며 딥 트렌치 DRAM 셀 형성 공정을 도시한다. 도 2a에 따르면, 기판(201)이 제공되고, 상기 기판 위에서 DRAM 셀이 제조된다. 기판의 주표면이 중요한 것이 아니고 (100), (110) 또는 (111)과 같은 방향이 유용하다. 도시된 실시예에서, 기판은 제 1도전성의 도판트로 약하게 도핑된다. 일 실시예에서, 기판은 B와 같은 p-형 도판트(P-)로 약하게 도핑된다. B의 농도는 약 1-2X1016cm-3이다.
기판은 선택적으로 제 2도전성 도판트를 포함하는 매립 웰(240)을 포함한다. 일 실시예에서, 매립 웰은 As 또는 P 도판트와 같은 n-형 도판트를 포함한다. 예를 들어, 마스크는 매립 웰 영역을 형성하기 위하여 패터닝된다. P 도판트는 기판의 매립 웰 영역으로 주입된다. 주입은 형성될 고리 하부에 피크 농도의 P 도판트가 증착되기에 충분한 에너지 및 양으로 수행된다. 매립 웰은 기판으로부터 P-웰을 격리시키고 또한 캐패시터의 매립 플레이트사이에 도전성 브릿지를 형성한다. 주입 농도 및 에너지는 약 1.5MeV에서 약 1 X 1013atoms/cm2이다. 선택적으로, 매립 웰은 기판 표면상에 에피층을 주입하고 성작시킴으로써 형성된다. 상기와 같은 기술은 브로너등의 미국특허 제 5,250,829호에 기술되어 있으며, 이는 여기에 참조된다.
산화물 패드(210)는 기판 표면 위에 형성된다. 산화물 패드 위에는 질화물 패드(221)가 형성된다. 연마 정지부 역할을 하는 질화물 패드는 LPCVD에 의하여 증착된다. 일반적으로, 질화물층(221)의 두께는 약 200nm이다. 실제적인 두께는 특정 응용에 따른다.
본 발명에 따르면, 질화물 패드층은 NH3또는 N2분위기에서 어닐링되어 질화물층(222)을 형성한다. 바람직하게, 어닐링은 질소가 풍부한 분위기에서 수행된다. 일 실시예에서, 고속 열 어닐링(RTA)이 수행된다. RTA의 온도는 NH3또는 N2분위기에서 약 0.01-10분 동안 약 900-1200℃이다. 일 실시예에서, RTA는 약 3분 동안 1150℃에서 수행된다. 질화물층의 노 어닐링 역시 유용하다. 노 어닐링은 NH3또는 N2분위기에서 약 1-600분 동안 약 900-1200℃의 온도에서 수행된다. 일 실시예에서, 노 어닐링은 약 60분 동안 1100℃에서 수행된다.
제 1층 및 제 1경화 질화물층을 질화물 패드층에 제공함으로써, 에칭 및 연마 레이트가 감소된다. 그 결과, 질화물 패드층의 과도한 마모가 다음 에칭 및 연마 단계에서 감소된다. 특히, 웨이퍼 중심에 비하여 웨이퍼 모서리에서의 과도한 마모가 방지된다. 따라서, 웨이퍼사이의 임계 전압 시프트와 수율 소실이 감소된다.
하드 마스크층(230)은 질화물층(222)위에 형성된다. 하드 마스크는 예를 들어 TEOS를 포함한다. BSG와 같은 그 외의 물질이 하드 마스크층으로서 유용하다. 부가적으로, 반사방지 코팅(ARC)은 리소그래픽 해상도를 향상시키기 위하여 이용될 수 있다.
하드 마스크층은 통상적인 리소그래픽 기술을 이용하여 트렌치가 형성되는 영역을 형성하도록 패터닝된다. 딥 트렌치 영역을 형성하는 것은 레지스트층을 증착하고 이를 원하는 패턴으로 선택적으로 노출시키는 것을 포함한다. 레지스트는 현상되고 그리고 노광된 영역 또는 노광되지 않은 영역이 제거되는데, 이는 포지티브 또는 네가티브 레지스트가 이용되었냐에 따른다. 패드 스택의 노광 부분은 기판 표면까지 에칭된다. 딥 트렌치(213)는 반응성 이온 에칭(RIE)에 의하여 형성된다. BSG가 하드 마스크로 이용되면, 이는 제거된다. 이는 BSG층이 산화물에 선택적인 습식 에칭에 의하여 제거되기 때문이다. 따라서, 트렌치 개구부에서 산화물 패드의 마모가 방지된다.
트렌치가 형성된 후에, 통상적인 처리 공정이 수행되어 도 2b에 도시된 바와 같이 트렌치 캐패시터 DRAM 셀(260)을 형성한다. 상기와 같은 DRAM 셀은 예를 들어 네스비트등의자기 정렬 매립 스트랩(BEST)을 가진 0.6μm 2 256Mb 트렌치 DRAM 셀, IEDM 93-627에 기술되어 있으며, 이는 본 명세서에 참조된다. 이는 매립 플레이트(256), 노드 유전체(268), 고리(264), 저장 노드(270), 매립 스트랩(263), STI(273), 액티브 패싱 워드라인(275, 280)을 나타내는 게이트 도체, 중간레벨 유전체층(282), 접점 개구부(280) 및 비트라인(285)을 형성하는 것을 포함한다. 일반적으로, 상기와 같은 셀 어래이는 워드라인과 비트라인에 의하여 상호연결되어 DRAM 칩을 형성한다.
실시예 1
NH3어닐링에서 패드층을 어닐링함으로써 화학적 기계적 연마(CMP) 레이트의 감소를 실험하였다. 상기 실험은 950℃, 1050℃ 및 1150℃에서 어닐링하지 않을 때와 어닐링할 때 질화물 패드층의 CMP 레이트를 측정하였다. CMP 레이트는 어닐링에 의하여 감소된다. CMP 레이트는 어닐링 온도와 시간 증가에 따라 감소한다. 약 2분 동안 1150℃에서 어닐링을 하면, 어닐링을 하지 않은 질화물 패드층에 비하여 약 20%의 CMP 레이트 감소를 하는 것으로 나타난다. 따라서, 열 비용의 증가는 필의 두께와 경도를 증가시키고, 따라서 에칭 레이트를 감소시킨다.
실시예 2
도 4는 NH3또는 N2분위기에서 어닐링 했을 때의 질화물 패드층(라인 410) 및 어닐링하지 않았을 때의 질화물 패드층(라인 420)에서의 마모 차이를 도시한다. 마모는 딥 트렌치 캐패시터를 형성하기 위하여 이용된 여러 가지 연만 단계에서 측정된다. 도시된 바와 같이, 어닐링된 질화물 패드층과 비교했을 때 어닐링하지 않은 질화물 패드층에서 CMP에 의하여 더 많은 양의 마모가 발생된다.
본 발명이 여러 가지 실시예를 참조로 설명되고 기술되었지만, 본 발명의 사상으로부터 벗어나지 않고 많은 변형과 변경이 가능하다. 본 발명의 권리범위는 상기 설명에 의해서만 결정되는 것이 아니라 첨부된 청구범위에 따른다.
따라서, 본 발명은 불균일한 과도한 마모가 방지되어 수율이 향상되는 효과를 가집니다.

Claims (1)

  1. 집적 회로를 제조하는 방법에 있어서,
    패드층을 기판에 제공하는 단계; 및
    질소 함유 분위기에서 상기 패드층을 어닐링하는 단계를 포함하며,
    상기 어닐링에 의하여 에칭 및 연마 레이트에 대한 내성을 가진 경질의 패드층이 형성되는 것을 특징으로 하는 집적 회로 제조 방법.
KR1019980040204A 1997-09-30 1998-09-28 질화물 에칭 정지층을 이용한 집적회로 제조 방법 KR19990030192A (ko)

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