JPH0864705A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0864705A JPH0864705A JP20238094A JP20238094A JPH0864705A JP H0864705 A JPH0864705 A JP H0864705A JP 20238094 A JP20238094 A JP 20238094A JP 20238094 A JP20238094 A JP 20238094A JP H0864705 A JPH0864705 A JP H0864705A
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Abstract
(57)【要約】
【目的】層間絶縁膜のライトエッチ耐性の向上を図れ、
層間絶縁膜の薄膜化を実現でき、ひいてはカップリング
比を高めることができ、書き込み・消去電圧の低電圧化
を図れる半導体記憶装置の製造方法を実現する。 【構成】フローティングゲートＦＧとしての第１ポリシ
リコン層とコントロールゲートＣＧとしての第２ポリシ
リコン層との間に形成される層間絶縁膜としてのＯＮＯ
膜形成工程において、ライトエッチ工程の前に、ＳｉＮ
のＣＶＤ後にＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行
う。これにより、ＳｉＮのライトエッチ耐性を向上させ
ることができる。
層間絶縁膜の薄膜化を実現でき、ひいてはカップリング
比を高めることができ、書き込み・消去電圧の低電圧化
を図れる半導体記憶装置の製造方法を実現する。 【構成】フローティングゲートＦＧとしての第１ポリシ
リコン層とコントロールゲートＣＧとしての第２ポリシ
リコン層との間に形成される層間絶縁膜としてのＯＮＯ
膜形成工程において、ライトエッチ工程の前に、ＳｉＮ
のＣＶＤ後にＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行
う。これにより、ＳｉＮのライトエッチ耐性を向上させ
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷保持層としてのフ
ローティングゲートを有する半導体記憶装置の製造方法
に関するものである。
ローティングゲートを有する半導体記憶装置の製造方法
に関するものである。
【０００２】
【従来の技術】一般に、フラッシュＥＥＰＲＯＭ等のフ
ローティングゲートを有する半導体記憶装置を製造する
場合には、記憶素子としてのメモリトランジスタ部の製
造に並行して、周辺トランジスタ部の製造も行われる。
ローティングゲートを有する半導体記憶装置を製造する
場合には、記憶素子としてのメモリトランジスタ部の製
造に並行して、周辺トランジスタ部の製造も行われる。
【０００３】ここで、この種のフローティングゲートを
有する半導体記憶装置の製造方法について、図２および
図３を参照しながらメモリトランジスタ（メモリＴｒ）
部および周辺トランジスタ（周辺Ｔｒ）部を対比しつつ
説明する。
有する半導体記憶装置の製造方法について、図２および
図３を参照しながらメモリトランジスタ（メモリＴｒ）
部および周辺トランジスタ（周辺Ｔｒ）部を対比しつつ
説明する。
【０００４】まず、図２（Ａ）に示すように、シリコン
基板１上に、たとえばメモリ部のＰ型ウェル拡散層を形
成した後、熱酸化法などにより厚さ１０〜１１ｎｍ程度
のゲート酸化膜２を形成する。次いで、ゲート酸化膜２
上に、フローティングゲートＦＧとなる第１ポリシリコ
ン層３を、ポリシリコンを用いて、たとえばＣＶＤ法に
より形成する。この第１ポリシリコン層３の膜厚は特に
限定されないが、たとえば１００ｎｍ程度に設定され
る。
基板１上に、たとえばメモリ部のＰ型ウェル拡散層を形
成した後、熱酸化法などにより厚さ１０〜１１ｎｍ程度
のゲート酸化膜２を形成する。次いで、ゲート酸化膜２
上に、フローティングゲートＦＧとなる第１ポリシリコ
ン層３を、ポリシリコンを用いて、たとえばＣＶＤ法に
より形成する。この第１ポリシリコン層３の膜厚は特に
限定されないが、たとえば１００ｎｍ程度に設定され
る。
【０００５】次に、図２（Ｂ）に示すように、周辺トラ
ンジスタ部における第１ポリシリコン層３を反応性イオ
ンエッチング（ＲＩＥ）により除去する。このＲＩＥ後
には、周辺トランジスタ部におけるゲート酸化膜２は、
ほとんど残っていない状態となる。
ンジスタ部における第１ポリシリコン層３を反応性イオ
ンエッチング（ＲＩＥ）により除去する。このＲＩＥ後
には、周辺トランジスタ部におけるゲート酸化膜２は、
ほとんど残っていない状態となる。
【０００６】次に、層間絶縁膜４としてのＯＮＯ膜（Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）が形成されるが、このＯＮ
Ｏ膜は、たとえば以下のような手順に従って形成され
る。まず、図２（Ｃ）に示すように、熱酸化処理によ
り、ＯＮＯ膜の最下層となる１４ｎｍ以下程度の酸化膜
４１を成膜する。次いで、図２（Ｄ）に示すように、熱
酸化膜４１上に、約１１ｎｍ以下程度の窒化シリコン膜
（ＳｉＮ）４２をＣＶＤ法などで成膜する。
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）が形成されるが、このＯＮ
Ｏ膜は、たとえば以下のような手順に従って形成され
る。まず、図２（Ｃ）に示すように、熱酸化処理によ
り、ＯＮＯ膜の最下層となる１４ｎｍ以下程度の酸化膜
４１を成膜する。次いで、図２（Ｄ）に示すように、熱
酸化膜４１上に、約１１ｎｍ以下程度の窒化シリコン膜
（ＳｉＮ）４２をＣＶＤ法などで成膜する。
【０００７】次に、図３（Ａ）に示すように、周辺トラ
ンジスタ部においてシリコン基板１上に堆積されたＯＮ
膜に対するエッチング処理を行う。続いて、図３（Ｂ）
に示すように、周辺トランジスタのゲート酸化膜を形成
するために、いわゆる自然酸化膜を除去するためのライ
トエッチ処理を行う。
ンジスタ部においてシリコン基板１上に堆積されたＯＮ
膜に対するエッチング処理を行う。続いて、図３（Ｂ）
に示すように、周辺トランジスタのゲート酸化膜を形成
するために、いわゆる自然酸化膜を除去するためのライ
トエッチ処理を行う。
【０００８】そして、図３（Ｃ）に示すように、ＳｉＮ
４２の表面および周辺トランジスタ部のシリコン基板１
上を熱酸化して、約２ｎｍ以下程度のＯＮＯ膜の最上層
となる酸化膜４３を形成するとともに、膜厚が２０〜３
０ｎｍ程度の周辺トランジスタ部のゲート酸化膜５を形
成する。このような工程により、３層構造のＯＮＯ膜を
形成することができる。このＯＮＯ膜は、低リーク電流
で膜厚制御性に優れている。このＯＮＯ膜の膜厚は、酸
化シリコン膜換算で、２２ｎｍ以下程度である。
４２の表面および周辺トランジスタ部のシリコン基板１
上を熱酸化して、約２ｎｍ以下程度のＯＮＯ膜の最上層
となる酸化膜４３を形成するとともに、膜厚が２０〜３
０ｎｍ程度の周辺トランジスタ部のゲート酸化膜５を形
成する。このような工程により、３層構造のＯＮＯ膜を
形成することができる。このＯＮＯ膜は、低リーク電流
で膜厚制御性に優れている。このＯＮＯ膜の膜厚は、酸
化シリコン膜換算で、２２ｎｍ以下程度である。
【０００９】次に、図３（Ｄ）に示すように、メモリト
ランジスタ部の層間絶縁膜４上および周辺トランジスタ
部のゲート酸化膜５上に、メモリトランジスタのコント
ロールゲートＣＧおよび周辺トランジスタのゲート電極
となる第２ポリシリコン層６を、ポリシリコンを用い
て、たとえばＣＶＤ法により形成する。この第２ポリシ
リコン層６の膜厚は特に限定されないが、たとえば２０
０ｎｍ以下程度に設定される。そして、第２ポリシリコ
ン層６、層間絶縁膜４および第１ポリシリコン層３を順
次エッチング加工し、メモリトランジスタ部のコントロ
ールゲートＣＧ，層間絶縁膜４およびフローティングＦ
Ｇを得る。また、同時に、周辺トランジスタ部のゲート
ＧＴも形成される。
ランジスタ部の層間絶縁膜４上および周辺トランジスタ
部のゲート酸化膜５上に、メモリトランジスタのコント
ロールゲートＣＧおよび周辺トランジスタのゲート電極
となる第２ポリシリコン層６を、ポリシリコンを用い
て、たとえばＣＶＤ法により形成する。この第２ポリシ
リコン層６の膜厚は特に限定されないが、たとえば２０
０ｎｍ以下程度に設定される。そして、第２ポリシリコ
ン層６、層間絶縁膜４および第１ポリシリコン層３を順
次エッチング加工し、メモリトランジスタ部のコントロ
ールゲートＣＧ，層間絶縁膜４およびフローティングＦ
Ｇを得る。また、同時に、周辺トランジスタ部のゲート
ＧＴも形成される。
【００１０】
【発明が解決しようとする課題】ところで、上述した従
来の製造方法では、製造工程の簡略化のために、ＯＮＯ
膜の最上層の酸化膜形成時に周辺トランジスタ部のゲー
ト酸化膜も形成するという工程をとっており、周辺トラ
ンジスタ部のゲート酸化膜形成のための酸化の前処理と
して、図３（Ｂ）に示すように、ライトエッチ処理を行
うが、このライトエッチ処理によって、ＯＮＯ膜のＳｉ
Ｎ４２が取れてしまったり、膜厚が減少するという問題
があった。また、ＯＮＯ膜はカップリング比を高めるた
めに薄くすることが望ましいが、ライトエッチのために
薄くすることができない。このため、半導体記憶装置の
書き込み・消去電圧の低電圧化の妨げとなっている。
来の製造方法では、製造工程の簡略化のために、ＯＮＯ
膜の最上層の酸化膜形成時に周辺トランジスタ部のゲー
ト酸化膜も形成するという工程をとっており、周辺トラ
ンジスタ部のゲート酸化膜形成のための酸化の前処理と
して、図３（Ｂ）に示すように、ライトエッチ処理を行
うが、このライトエッチ処理によって、ＯＮＯ膜のＳｉ
Ｎ４２が取れてしまったり、膜厚が減少するという問題
があった。また、ＯＮＯ膜はカップリング比を高めるた
めに薄くすることが望ましいが、ライトエッチのために
薄くすることができない。このため、半導体記憶装置の
書き込み・消去電圧の低電圧化の妨げとなっている。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、層間絶縁膜のライトエッチ耐性
の向上を図れ、層間絶縁膜の薄膜化を実現でき、ひいて
はカップリング比を高めることができ、書き込み・消去
電圧の低電圧化を図れる半導体記憶装置の製造方法を提
供することにある。
のであり、その目的は、層間絶縁膜のライトエッチ耐性
の向上を図れ、層間絶縁膜の薄膜化を実現でき、ひいて
はカップリング比を高めることができ、書き込み・消去
電圧の低電圧化を図れる半導体記憶装置の製造方法を提
供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の基板上にゲート酸化膜、フローティングゲ
ート、少なくとも第１の酸化膜、窒化膜、第２の酸化膜
の３層構造を有する層間絶縁膜およびコントロールゲー
トが表記した順に形成されるメモリトランジスタ部と、
基板上にゲート酸化膜およびゲートが表記した順に形成
される周辺トランジスタ部とを有し、少なくともフロー
ティングゲート形成後は、メモリトランジスタ部および
周辺トランジスタ部に対して同一処理が行われる半導体
記憶装置の製造方法では、上記層間絶縁膜の窒化膜形成
後に、所定温度に設定された気体の雰囲気中における所
定時間の熱処理を行い、次いで周辺トランジスタ部の基
板上に前処理にて積層された絶縁膜を除去するためのエ
ッチング処理を行った後、上記層間絶縁膜の第２の酸化
膜と上記周辺トランジスタ部のゲート酸化膜を同一工程
にて形成する。なお、上記熱処理工程における設定温度
は、１０００°Ｃ以上であることが望ましい。
め、本発明の基板上にゲート酸化膜、フローティングゲ
ート、少なくとも第１の酸化膜、窒化膜、第２の酸化膜
の３層構造を有する層間絶縁膜およびコントロールゲー
トが表記した順に形成されるメモリトランジスタ部と、
基板上にゲート酸化膜およびゲートが表記した順に形成
される周辺トランジスタ部とを有し、少なくともフロー
ティングゲート形成後は、メモリトランジスタ部および
周辺トランジスタ部に対して同一処理が行われる半導体
記憶装置の製造方法では、上記層間絶縁膜の窒化膜形成
後に、所定温度に設定された気体の雰囲気中における所
定時間の熱処理を行い、次いで周辺トランジスタ部の基
板上に前処理にて積層された絶縁膜を除去するためのエ
ッチング処理を行った後、上記層間絶縁膜の第２の酸化
膜と上記周辺トランジスタ部のゲート酸化膜を同一工程
にて形成する。なお、上記熱処理工程における設定温度
は、１０００°Ｃ以上であることが望ましい。
【００１３】
【作用】本発明の半導体記憶装置の製造方法によれば、
窒化膜形成後に所定の熱処理を行うと、熱処理を行って
いないものに比べて、窒化膜の膜厚減少の程度が小さく
なる。すなわち、熱処理を行うことによって、窒化膜の
（ライト）エッチ耐性が向上する。
窒化膜形成後に所定の熱処理を行うと、熱処理を行って
いないものに比べて、窒化膜の膜厚減少の程度が小さく
なる。すなわち、熱処理を行うことによって、窒化膜の
（ライト）エッチ耐性が向上する。
【００１４】
【実施例】図１は、本発明に係る半導体記憶装置の製造
方法を示すフローチャートである。図１に示す製造工程
は、図２および図３にて説明した製造工程と略同じであ
るが、次の工程を行う点で異なる。すなわち、図２
（Ｄ）に示すＯＮＯ膜の中間層であるＳｉＮ４２をＣＶ
Ｄにより形成した後、直ぐに、図３（Ａ）の周辺トラン
ジスタ部のＯＮＯ膜のエッチングを行うのではなく、Ｓ
ｉＮのＣＶＤ処理を行った後に、いわゆるＲＴＰ(Rapid
Thermal Process) という、１０００°Ｃ程度の高温に
より熱処理を所定時間、たとえば６０秒間行った後に、
周辺トランジスタ部のＯＮＯ膜のエッチングを行い、さ
らにライトエッチを行う。
方法を示すフローチャートである。図１に示す製造工程
は、図２および図３にて説明した製造工程と略同じであ
るが、次の工程を行う点で異なる。すなわち、図２
（Ｄ）に示すＯＮＯ膜の中間層であるＳｉＮ４２をＣＶ
Ｄにより形成した後、直ぐに、図３（Ａ）の周辺トラン
ジスタ部のＯＮＯ膜のエッチングを行うのではなく、Ｓ
ｉＮのＣＶＤ処理を行った後に、いわゆるＲＴＰ(Rapid
Thermal Process) という、１０００°Ｃ程度の高温に
より熱処理を所定時間、たとえば６０秒間行った後に、
周辺トランジスタ部のＯＮＯ膜のエッチングを行い、さ
らにライトエッチを行う。
【００１５】このＲＴＰ処理の他は従来の製造工程と同
様なため、ここでは、ＲＴＰ処理についてのみ説明す
る。ＲＴＰ処理としては、たとえば１０００°Ｃ以上の
Ｎ2 雰囲気中におけるアニール処理（ＲＴＡ）、１００
０°Ｃ以上のドライＯ2 雰囲気中における熱処理（ＲＴ
Ｏ）、あるいは１０００°Ｃ以上のＮＨ3 およびＮ2 Ｏ
雰囲気中における熱処理（ＲＴＮ）がある。
様なため、ここでは、ＲＴＰ処理についてのみ説明す
る。ＲＴＰ処理としては、たとえば１０００°Ｃ以上の
Ｎ2 雰囲気中におけるアニール処理（ＲＴＡ）、１００
０°Ｃ以上のドライＯ2 雰囲気中における熱処理（ＲＴ
Ｏ）、あるいは１０００°Ｃ以上のＮＨ3 およびＮ2 Ｏ
雰囲気中における熱処理（ＲＴＮ）がある。
【００１６】図４に、ＳｉＮを８ｎｍの膜厚に形成して
１０００°Ｃおよび１１００°Ｃにおいて６０秒間、Ｒ
ＴＡ，ＲＴＯ，ＲＴＮの３つのＲＴＰ処理を行ったも
の、並びにＲＴＰを行わないものについて、ライトエッ
チ処理を行い膜厚の変化を調べた結果を示す。図４にお
いて、横軸はライトエッチ処理によりエッチングされる
酸化膜厚を、縦軸はＳｉＮの膜厚をそれぞれ表してい
る。
１０００°Ｃおよび１１００°Ｃにおいて６０秒間、Ｒ
ＴＡ，ＲＴＯ，ＲＴＮの３つのＲＴＰ処理を行ったも
の、並びにＲＴＰを行わないものについて、ライトエッ
チ処理を行い膜厚の変化を調べた結果を示す。図４にお
いて、横軸はライトエッチ処理によりエッチングされる
酸化膜厚を、縦軸はＳｉＮの膜厚をそれぞれ表してい
る。
【００１７】図４からわかるように、ＲＴＰ処理を行っ
たものは、ＲＴＰ処理を行っていないものに比べて、Ｓ
ｉＮの膜厚減少の程度が小さく、ライトエッチ耐性が向
上している。
たものは、ＲＴＰ処理を行っていないものに比べて、Ｓ
ｉＮの膜厚減少の程度が小さく、ライトエッチ耐性が向
上している。
【００１８】その結果、層間絶縁膜となるＯＮＯ膜の中
間層であるＳｉＮの膜厚を薄くすることが可能となり、
カップリング比を高めることができる。したがって、半
導体記憶装置の書き込み／消去電圧の低電圧化を図るこ
とが可能となる。
間層であるＳｉＮの膜厚を薄くすることが可能となり、
カップリング比を高めることができる。したがって、半
導体記憶装置の書き込み／消去電圧の低電圧化を図るこ
とが可能となる。
【００１９】以上説明したように、本実施例によれば、
フローティングゲートＦＧとしての第１ポリシリコン層
とコントロールゲートＣＧとしての第２ポリシリコン層
との間に形成される層間絶縁膜としてのＯＮＯ膜形成工
程において、ライトエッチ工程の前に、ＳｉＮのＣＶＤ
後にＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うので、Ｓ
ｉＮのライトエッチ耐性を向上させることができる。そ
の結果、ＳｉＮの膜厚を薄くすることができれば、カッ
プリング比を高めることができるので、半導体記憶素子
の書き込み・消去電圧の低電圧化を図ることができる。
また、ライトエッチ耐性が向上しているということは、
ＳｉＮの接合がＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行
わない場合よりも堅固に形成されていると考えられるの
で、リーク電流特性、電荷保持特性、ディスターブ特性
を向上できる。
フローティングゲートＦＧとしての第１ポリシリコン層
とコントロールゲートＣＧとしての第２ポリシリコン層
との間に形成される層間絶縁膜としてのＯＮＯ膜形成工
程において、ライトエッチ工程の前に、ＳｉＮのＣＶＤ
後にＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うので、Ｓ
ｉＮのライトエッチ耐性を向上させることができる。そ
の結果、ＳｉＮの膜厚を薄くすることができれば、カッ
プリング比を高めることができるので、半導体記憶素子
の書き込み・消去電圧の低電圧化を図ることができる。
また、ライトエッチ耐性が向上しているということは、
ＳｉＮの接合がＲＴＰ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行
わない場合よりも堅固に形成されていると考えられるの
で、リーク電流特性、電荷保持特性、ディスターブ特性
を向上できる。
【００２０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置の製造方法によれば、窒化膜の（ライト）エッチ
耐性を向上させることができる。その結果、窒化膜の膜
厚を薄くすることができ、カップリング比を高めること
ができるので、半導体記憶素子の書き込み・消去電圧の
低電圧化を図ることができる。また、ライトエッチ耐性
が向上しているということは、窒化膜の接合がＲＴＰ
（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行わない場合よりも堅固
に形成されていると考えられるので、リーク電流特性、
電荷保持特性、ディスターブ特性を向上できる利点があ
る。
憶装置の製造方法によれば、窒化膜の（ライト）エッチ
耐性を向上させることができる。その結果、窒化膜の膜
厚を薄くすることができ、カップリング比を高めること
ができるので、半導体記憶素子の書き込み・消去電圧の
低電圧化を図ることができる。また、ライトエッチ耐性
が向上しているということは、窒化膜の接合がＲＴＰ
（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行わない場合よりも堅固
に形成されていると考えられるので、リーク電流特性、
電荷保持特性、ディスターブ特性を向上できる利点があ
る。
【図１】本発明に係る半導体記憶装置の製造方法を示す
フローチャートである。
フローチャートである。
【図２】フローティングゲートを有する半導体記憶装置
の製造方法を説明するための図である。
の製造方法を説明するための図である。
【図３】フローティングゲートを有する半導体記憶装置
の製造方法を説明するための図である。
の製造方法を説明するための図である。
【図４】ＳｉＮを８ｎｍの膜厚に形成して１０００°Ｃ
および１１００°Ｃにおいて６０秒間、ＲＴＡ，ＲＴ
Ｏ，ＲＴＮの３つのＲＴＰ処理を行ったもの、並びにＲ
ＴＰを行わないものについて、ライトエッチ処理を行い
膜厚の変化を調べた結果を示す図である。
および１１００°Ｃにおいて６０秒間、ＲＴＡ，ＲＴ
Ｏ，ＲＴＮの３つのＲＴＰ処理を行ったもの、並びにＲ
ＴＰを行わないものについて、ライトエッチ処理を行い
膜厚の変化を調べた結果を示す図である。
１…シリコン基板 ２…ゲート酸化膜 ３…第１ポリシリコン層 ４…層間絶縁膜 ４１，４３…酸化膜 ４２…窒化シリコン膜（ＳｉＮ膜） ５…周辺トランジスタ部のゲート酸化膜 ６…第２ポリシリコン層 ＦＧ…フローティングゲート ＣＧ…コントロールゲート ＧＴ…周辺トランジスタ部のゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ 21/324 Ｄ
Claims (2)
- 【請求項１】 基板上にゲート酸化膜、フローティング
ゲート、少なくとも第１の酸化膜、窒化膜、第２の酸化
膜の３層構造を有する層間絶縁膜およびコントロールゲ
ートが表記した順に形成されるメモリトランジスタ部
と、基板上にゲート酸化膜およびゲートが表記した順に
形成される周辺トランジスタ部とを有し、少なくともフ
ローティングゲート形成後は、メモリトランジスタ部お
よび周辺トランジスタ部に対して同一処理が行われる半
導体記憶装置の製造方法であって、 上記層間絶縁膜の窒化膜形成後に、所定温度に設定され
た気体の雰囲気中における熱処理を行い、 周辺トランジスタ部の基板上に前処理にて積層された絶
縁膜を除去するためのエッチング処理を行った後、 上記層間絶縁膜の第２の酸化膜と上記周辺トランジスタ
部のゲート酸化膜を同一工程にて形成する半導体記憶装
置の製造方法。 - 【請求項２】 上記熱処理工程における設定温度は、１
０００°Ｃ以上である請求項１記載の半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20238094A JPH0864705A (ja) | 1994-08-26 | 1994-08-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20238094A JPH0864705A (ja) | 1994-08-26 | 1994-08-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864705A true JPH0864705A (ja) | 1996-03-08 |
Family
ID=16456545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20238094A Pending JPH0864705A (ja) | 1994-08-26 | 1994-08-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864705A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908942A3 (en) * | 1997-09-30 | 2002-03-13 | Siemens Aktiengesellschaft | Improved nitride etch stop layer |
-
1994
- 1994-08-26 JP JP20238094A patent/JPH0864705A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908942A3 (en) * | 1997-09-30 | 2002-03-13 | Siemens Aktiengesellschaft | Improved nitride etch stop layer |
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