JPH098152A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH098152A JPH098152A JP15355595A JP15355595A JPH098152A JP H098152 A JPH098152 A JP H098152A JP 15355595 A JP15355595 A JP 15355595A JP 15355595 A JP15355595 A JP 15355595A JP H098152 A JPH098152 A JP H098152A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- oxide film
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】製造時の熱処理に基づくゲ−ト酸化膜へのスト
レスを緩和でき、また層間絶縁膜の下層の酸化膜の信頼
性を高くすることができ、さらに、層間絶縁膜のエッチ
耐性の向上を図れ、層間絶縁膜の薄膜化を実現できる半
導体記憶装置の製造方法を提供する。 【構成】フロ−ティングゲ−ト５０を単結晶シリコンに
よって形成する。また、層間絶縁膜６としてのＯＮＯ膜
の形成工程において、エッチ処理の前に、窒化膜（Ｓｉ
Ｎ）６２のＣＶＤ後にＲＴＰを行う。これにより、熱酸
化処理によるグレイン成長を抑制でき、ゲ−ト酸化膜４
へのストレスを緩和できる。また、層間絶縁膜６となる
ＯＮＯ膜の下層の酸化膜６１の信頼性を高めることがで
き、さらに、窒化膜６２のエッチ耐性を向上させること
ができる。
レスを緩和でき、また層間絶縁膜の下層の酸化膜の信頼
性を高くすることができ、さらに、層間絶縁膜のエッチ
耐性の向上を図れ、層間絶縁膜の薄膜化を実現できる半
導体記憶装置の製造方法を提供する。 【構成】フロ−ティングゲ−ト５０を単結晶シリコンに
よって形成する。また、層間絶縁膜６としてのＯＮＯ膜
の形成工程において、エッチ処理の前に、窒化膜（Ｓｉ
Ｎ）６２のＣＶＤ後にＲＴＰを行う。これにより、熱酸
化処理によるグレイン成長を抑制でき、ゲ−ト酸化膜４
へのストレスを緩和できる。また、層間絶縁膜６となる
ＯＮＯ膜の下層の酸化膜６１の信頼性を高めることがで
き、さらに、窒化膜６２のエッチ耐性を向上させること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、電荷保持層としてのフ
ロ−ティングゲ−トを有する半導体記憶装置の製造方法
に関するものである。
ロ−ティングゲ−トを有する半導体記憶装置の製造方法
に関するものである。
【０００２】
【従来の技術】一般に、ＥＰＲＯＭ、フラッシュＥＥＰ
ＲＯＭなどのフロ−ティングゲ−トを有する半導体記憶
装置を製造する場合には、フロ−ティングゲ−トが多結
晶シリコン（ポリシリコン）によって、形成される。
ＲＯＭなどのフロ−ティングゲ−トを有する半導体記憶
装置を製造する場合には、フロ−ティングゲ−トが多結
晶シリコン（ポリシリコン）によって、形成される。
【０００３】図４はこの種のフロ−ティングゲ−トを有
する半導体記憶装置の製造方法を示すフロ−チャ−トで
ある。図５は図４に示す製造方法によって製造されたフ
ラッシュＥＥＰＲＯＭ１０の断面図である。図５（ａ）
はワ−ドラインに垂直な断面図、図５（ｂ）はワ−ドラ
インに平行な断面図をそれぞれ示している。
する半導体記憶装置の製造方法を示すフロ−チャ−トで
ある。図５は図４に示す製造方法によって製造されたフ
ラッシュＥＥＰＲＯＭ１０の断面図である。図５（ａ）
はワ−ドラインに垂直な断面図、図５（ｂ）はワ−ドラ
インに平行な断面図をそれぞれ示している。
【０００４】ここで、たとえばｐ型基板を用いて、フラ
ッシュＥＥＰＲＯＭ１０を構成することとして説明を行
う。図５においては、１はｐウェルあるいはｐ基板、２
はｎ + 拡散層、３はｎ- 拡散層、４はゲ−ト酸化膜、５
はポリシリコンによって形成されたフロ−ティングゲ−
ト（ＦＧ）、６は層間絶縁膜（ＯＮＯ膜）、７はコント
ロ−ルゲ−ト（ＣＧ）、８はサイドウォ−ル、９はＬＯ
ＣＯＳ（素子分離領域）をそれぞれ示している。層間絶
縁膜６は最下層の酸化膜（ＳｉＯ2 ）、中間層の窒化シ
リコン膜（ＳｉＮ）６２および最上層の酸化膜（ＳｉＯ
2 ）６３により構成されている。また、コントロ−ルゲ
−ト７は、ポリシリコン膜７１および、たとえばタング
ステンシリサイド（ＷＳｉ）膜などのシリサイド膜７２
により構成されている。
ッシュＥＥＰＲＯＭ１０を構成することとして説明を行
う。図５においては、１はｐウェルあるいはｐ基板、２
はｎ + 拡散層、３はｎ- 拡散層、４はゲ−ト酸化膜、５
はポリシリコンによって形成されたフロ−ティングゲ−
ト（ＦＧ）、６は層間絶縁膜（ＯＮＯ膜）、７はコント
ロ−ルゲ−ト（ＣＧ）、８はサイドウォ−ル、９はＬＯ
ＣＯＳ（素子分離領域）をそれぞれ示している。層間絶
縁膜６は最下層の酸化膜（ＳｉＯ2 ）、中間層の窒化シ
リコン膜（ＳｉＮ）６２および最上層の酸化膜（ＳｉＯ
2 ）６３により構成されている。また、コントロ−ルゲ
−ト７は、ポリシリコン膜７１および、たとえばタング
ステンシリサイド（ＷＳｉ）膜などのシリサイド膜７２
により構成されている。
【０００５】ここで、図４のフロ−チャ−トおよび図
６、図７の半導体記憶装置の製造工程を示す断面図を参
照しながら、フロ−ティングゲ−トを有する半導体記憶
装置の製造方法について説明する。
６、図７の半導体記憶装置の製造工程を示す断面図を参
照しながら、フロ−ティングゲ−トを有する半導体記憶
装置の製造方法について説明する。
【０００６】まず、図６（ａ）に示すように、ｐ型基板
１の上に、たとえばｎ型ウェル拡散層２、３を形成した
後、熱酸化法により厚さ１０〜１１ｎｍ程度のゲ−ト酸
化膜４を形成する。次いで、ゲ−ト酸化膜４の表面に、
フロ−ティングゲ−ト（ＦＧ）となる第１ポリシリコン
層５を、ポリシリコンを用いて、たとえばＣＶＤ法によ
り形成する。この第１ポリシリコン層５の膜厚は特に限
定されないが、たとえば１００ｎｍ程度に設定される。
実際には、ここで、フロ−ティングゲ−トの一部加工が
行われる。
１の上に、たとえばｎ型ウェル拡散層２、３を形成した
後、熱酸化法により厚さ１０〜１１ｎｍ程度のゲ−ト酸
化膜４を形成する。次いで、ゲ−ト酸化膜４の表面に、
フロ−ティングゲ−ト（ＦＧ）となる第１ポリシリコン
層５を、ポリシリコンを用いて、たとえばＣＶＤ法によ
り形成する。この第１ポリシリコン層５の膜厚は特に限
定されないが、たとえば１００ｎｍ程度に設定される。
実際には、ここで、フロ−ティングゲ−トの一部加工が
行われる。
【０００７】次に、層間絶縁膜６としてのＯＮＯ膜（Ｓ
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）が形成されるが、このＯＮ
Ｏ膜は、たとえば以下のような手順に従って形成され
る。まず、図６（ｂ）に示すように、熱酸化処理によ
り、ＯＮＯ膜の最下層となる１４ｎｍ以下程度の酸化膜
６１を成膜する。次いで、図６（ｃ）に示すように、熱
酸化膜６１の表面に、約１１ｎｍ以下程度の窒化シリコ
ン膜（ＳｉＮ）６２を、たとえばＣＶＤ法などで成膜す
る。
ｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）が形成されるが、このＯＮ
Ｏ膜は、たとえば以下のような手順に従って形成され
る。まず、図６（ｂ）に示すように、熱酸化処理によ
り、ＯＮＯ膜の最下層となる１４ｎｍ以下程度の酸化膜
６１を成膜する。次いで、図６（ｃ）に示すように、熱
酸化膜６１の表面に、約１１ｎｍ以下程度の窒化シリコ
ン膜（ＳｉＮ）６２を、たとえばＣＶＤ法などで成膜す
る。
【０００８】そして、図６（ｄ）に示すように、窒化シ
リコン膜６２の表面を熱酸化処理して、約２ｎｍ〜６ｎ
ｍ以下程度のＯＮＯ膜の最上層となる酸化膜６３を形成
する。
リコン膜６２の表面を熱酸化処理して、約２ｎｍ〜６ｎ
ｍ以下程度のＯＮＯ膜の最上層となる酸化膜６３を形成
する。
【０００９】このような工程により３層構造のＯＮＯ膜
６が形成される。このＯＮＯ膜は、低リ−ク電流で膜厚
制御性に優れている。このＯＮＯ膜の膜厚は、酸化シリ
コン膜換算で、２２ｎｍ以下程度である。
６が形成される。このＯＮＯ膜は、低リ−ク電流で膜厚
制御性に優れている。このＯＮＯ膜の膜厚は、酸化シリ
コン膜換算で、２２ｎｍ以下程度である。
【００１０】次に、図７（ａ）に示すように、層間絶縁
膜６の表面に、ＥＥＰＲＯＭメモリ１０のコントロ−ル
ゲ−ト（ＣＧ）となる第２ポリシリコン層７１を、ポリ
シリコンを用いて、たとえばＣＶＤ法などにより形成す
る。この第２ポリシリコン層７１の膜厚は特に限定され
ないが、たとえば２００ｎｍ以下程度に設定される。な
お、コントロ−ルゲ−ト７をポリサイド構造とする場合
には、図７（ｂ）に示すように、第２ポリシリコン膜７
１を成膜した後、その表面にタングステンシリサイドな
どの金属シリサイド膜７２をＣＶＤ法などで成膜する。
このような工程によって、ポリサイド構造のコントロ−
ルゲ−ト７が形成される。
膜６の表面に、ＥＥＰＲＯＭメモリ１０のコントロ−ル
ゲ−ト（ＣＧ）となる第２ポリシリコン層７１を、ポリ
シリコンを用いて、たとえばＣＶＤ法などにより形成す
る。この第２ポリシリコン層７１の膜厚は特に限定され
ないが、たとえば２００ｎｍ以下程度に設定される。な
お、コントロ−ルゲ−ト７をポリサイド構造とする場合
には、図７（ｂ）に示すように、第２ポリシリコン膜７
１を成膜した後、その表面にタングステンシリサイドな
どの金属シリサイド膜７２をＣＶＤ法などで成膜する。
このような工程によって、ポリサイド構造のコントロ−
ルゲ−ト７が形成される。
【００１１】そして、図７（ｃ）に示すように、ＲＩＥ
などにより、シリサイド膜７２、第２ポリシリコン層７
１をエッチング加工し、次いで、層間絶縁膜６および第
１ポリシリコン層５を順次にエッチング加工し、所定パ
タ−ンのコントロ−ルゲ−ト７（ＣＧ）、層間絶縁膜６
およびフロ−ティングゲ−ト５（ＦＧ）を得る。
などにより、シリサイド膜７２、第２ポリシリコン層７
１をエッチング加工し、次いで、層間絶縁膜６および第
１ポリシリコン層５を順次にエッチング加工し、所定パ
タ−ンのコントロ−ルゲ−ト７（ＣＧ）、層間絶縁膜６
およびフロ−ティングゲ−ト５（ＦＧ）を得る。
【００１２】最後に、図７（ｄ）に示すように、半導体
基板の表面にＣＶＤ法により酸化シリコン膜を成膜す
る。次に、この酸化シリコン膜に対して、異方性エッチ
ング加工を行い、コントロ−ルゲ−ト７およびフロ−テ
ィングゲ−ト５の側部に酸化シリコンで構成されるサイ
ドウォ−ル８を形成する。上述した製造工程により、フ
ロ−ティングゲ−ト５を有するＥＥＰＲＯＭ１０が形成
される。
基板の表面にＣＶＤ法により酸化シリコン膜を成膜す
る。次に、この酸化シリコン膜に対して、異方性エッチ
ング加工を行い、コントロ−ルゲ−ト７およびフロ−テ
ィングゲ−ト５の側部に酸化シリコンで構成されるサイ
ドウォ−ル８を形成する。上述した製造工程により、フ
ロ−ティングゲ−ト５を有するＥＥＰＲＯＭ１０が形成
される。
【００１３】
【発明が解決しようとする課題】ところが、上述した半
導体記憶装置の従来の製造方法では、フロ−ティングゲ
−ト５が多結晶シリコン（ポリシリコン）によって形成
されるため、フロ−ティングゲ−ト５形成後の熱処理に
よりポリシリコンのグレインが成長し、ゲ−ト酸化膜４
にストレスがかかる。
導体記憶装置の従来の製造方法では、フロ−ティングゲ
−ト５が多結晶シリコン（ポリシリコン）によって形成
されるため、フロ−ティングゲ−ト５形成後の熱処理に
よりポリシリコンのグレインが成長し、ゲ−ト酸化膜４
にストレスがかかる。
【００１４】また、層間絶縁膜６となるＯＮＯ膜の下層
の酸化膜６１は通常熱酸化処理により形成されるが、熱
酸化処理中にポリシリコンのグレインの一部が周りのグ
レインからの応力により突起として成長することも知ら
れている（たとえば、「シリコン熱酸化膜とその界
面」、谷口編 ＲＥＬＥＺＥ ＩＮＣ．）。このため、
層間絶縁膜６となるＯＮＯ膜の下層の酸化膜６１の信頼
性が低下してしまう。
の酸化膜６１は通常熱酸化処理により形成されるが、熱
酸化処理中にポリシリコンのグレインの一部が周りのグ
レインからの応力により突起として成長することも知ら
れている（たとえば、「シリコン熱酸化膜とその界
面」、谷口編 ＲＥＬＥＺＥ ＩＮＣ．）。このため、
層間絶縁膜６となるＯＮＯ膜の下層の酸化膜６１の信頼
性が低下してしまう。
【００１５】さらに、層間絶縁膜６となるＯＮＯ膜の窒
化膜６２形成後の（ライト）エッチ処理によって、ＯＮ
Ｏ膜の窒化膜６２が取れてしまったり、膜厚が減少する
という問題があった。
化膜６２形成後の（ライト）エッチ処理によって、ＯＮ
Ｏ膜の窒化膜６２が取れてしまったり、膜厚が減少する
という問題があった。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的はゲ−ト絶縁膜（ゲ−ト酸化膜）へ
のストレスを緩和でき、また、層間絶縁膜となるＯＮＯ
膜の下層の酸化膜の信頼性を高くすることができる。さ
らに、層間絶縁膜としてのＯＮＯ膜のエッチ耐性の向上
を図れ、層間絶縁膜の薄膜化を実現できる半導体記憶装
置の製造方法を提供することにある。
のであり、その目的はゲ−ト絶縁膜（ゲ−ト酸化膜）へ
のストレスを緩和でき、また、層間絶縁膜となるＯＮＯ
膜の下層の酸化膜の信頼性を高くすることができる。さ
らに、層間絶縁膜としてのＯＮＯ膜のエッチ耐性の向上
を図れ、層間絶縁膜の薄膜化を実現できる半導体記憶装
置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、基板上にゲ−ト絶縁膜、フロ−ティング
ゲ−ト、少なくとも第１の酸化膜、窒化膜、第２の酸化
膜の３層構造を有する層間絶縁膜およびコントロ−ルゲ
−トが表記順に形成され、上記層間絶縁膜は少なくとも
熱処理を含む工程により形成される半導体記憶装置の製
造方法であって、上記フロ−ティングゲ−トが単結晶シ
リコンによって形成される。
め、本発明は、基板上にゲ−ト絶縁膜、フロ−ティング
ゲ−ト、少なくとも第１の酸化膜、窒化膜、第２の酸化
膜の３層構造を有する層間絶縁膜およびコントロ−ルゲ
−トが表記順に形成され、上記層間絶縁膜は少なくとも
熱処理を含む工程により形成される半導体記憶装置の製
造方法であって、上記フロ−ティングゲ−トが単結晶シ
リコンによって形成される。
【００１８】また、本発明では、上記層間絶縁膜の第１
の酸化膜は熱酸化処理により形成され、さらに、上記層
間絶縁膜の窒化膜形成後に、所定温度に設定された気体
の雰囲気中における熱処理を行う。
の酸化膜は熱酸化処理により形成され、さらに、上記層
間絶縁膜の窒化膜形成後に、所定温度に設定された気体
の雰囲気中における熱処理を行う。
【００１９】
【作用】本発明によれば、たとえば、フラッシュＥＥＰ
ＲＯＭなどのフロ−ティングゲ−トを有する半導体記憶
装置において、フロ−ティングゲ−トを単結晶シリコン
で形成することにより、層間絶縁膜形成時の熱酸化処理
によるグレインの成長がなくなり、ゲ−ト絶縁膜へのス
トレスが緩和される。また、層間絶縁膜となるＯＮＯ膜
の下層の酸化膜の信頼性が高くなる。
ＲＯＭなどのフロ−ティングゲ−トを有する半導体記憶
装置において、フロ−ティングゲ−トを単結晶シリコン
で形成することにより、層間絶縁膜形成時の熱酸化処理
によるグレインの成長がなくなり、ゲ−ト絶縁膜へのス
トレスが緩和される。また、層間絶縁膜となるＯＮＯ膜
の下層の酸化膜の信頼性が高くなる。
【００２０】さらに、窒化膜形成後に所定の熱処理を行
うと、エッチ処理による窒化膜の膜厚の減少の程度が小
さくなる。すなわち、所定の熱処理を行うことによっ
て、窒化膜のエッチ耐性が向上する。
うと、エッチ処理による窒化膜の膜厚の減少の程度が小
さくなる。すなわち、所定の熱処理を行うことによっ
て、窒化膜のエッチ耐性が向上する。
【００２１】
【実施例】以下、本発明に係るフロ−ティングゲ−トを
有する半導体記憶装置の製造方法について、その製造工
程を示すフロ−チャ−トおよび半導体記憶装置の断面を
示す図を参照しつつ、説明する。図１は、本発明に係る
フロ−ティングゲ−トを有する半導体記憶装置の製造工
程を示すフロ−チャ−トである。このフロ−チャ−トに
示すように、本発明の製造工程においては、図５に示す
従来例の半導体記憶装置の製造工程とほぼ同じである
が、フロ−ティングゲ−ト（ＦＧ）が単結晶シリコンに
よって構成されることが従来例の製造工程とは異なる。
有する半導体記憶装置の製造方法について、その製造工
程を示すフロ−チャ−トおよび半導体記憶装置の断面を
示す図を参照しつつ、説明する。図１は、本発明に係る
フロ−ティングゲ−トを有する半導体記憶装置の製造工
程を示すフロ−チャ−トである。このフロ−チャ−トに
示すように、本発明の製造工程においては、図５に示す
従来例の半導体記憶装置の製造工程とほぼ同じである
が、フロ−ティングゲ−ト（ＦＧ）が単結晶シリコンに
よって構成されることが従来例の製造工程とは異なる。
【００２２】図２は、本発明に係る半導体記憶装置の製
造方法によって製造された、たとえばフラッシュＥＥＰ
ＲＯＭ２０の一つの例を示す断面図である。図２（ａ）
はフラッシュＥＥＰＲＯＭ２０のワ−ドラインに垂直な
断面を示す断面図、図２（ｂ）はフラッシュＥＥＰＲＯ
Ｍ２０のワ−ドラインに平行な断面を示す断面図であ
る。
造方法によって製造された、たとえばフラッシュＥＥＰ
ＲＯＭ２０の一つの例を示す断面図である。図２（ａ）
はフラッシュＥＥＰＲＯＭ２０のワ−ドラインに垂直な
断面を示す断面図、図２（ｂ）はフラッシュＥＥＰＲＯ
Ｍ２０のワ−ドラインに平行な断面を示す断面図であ
る。
【００２３】図２は、従来例の半導体記憶装置の製造方
法で造られたフラッシュＥＥＰＲＯＭ１０の断面図を示
す図５とは、フロ−ティングゲ−トを構成するシリコン
の結晶体が異なる点以外、他の構成部分は同様である。
したがって、この図２においては、従来例の半導体記憶
装置の製造方法により、製造されたフラッシュＥＥＰＲ
ＯＭ１０の断面図を示す図５と同一の符号を用いて、半
導体記憶装置の同様な構成部分を表す。すなわち、２は
ｎ+ 拡散層、３はｎ- 拡散層、４はゲ−ト酸化膜（Ｆ
Ｇ）、６は層間絶縁膜（ＯＮＯ膜）、７はコントロ−ル
ゲ−ト（ＣＧ）、８はサイドウォ−ル、９はＬＯＣＯＳ
（素子分離領域）をそれぞれ示している。層間絶縁膜６
は最下層酸化膜（ＳｉＯ2 ）、中間層の窒化シリコン膜
（ＳｉＮ）６２および最上層の酸化膜（ＳｉＯ2 ）６３
により構成されている。また、コントロ−ルゲ−ト７
は、ポリシリコン膜７１およびたとえば、タングステン
シリサイド（ＷＳｉ）膜などのシリサイド膜７２により
構成されている。
法で造られたフラッシュＥＥＰＲＯＭ１０の断面図を示
す図５とは、フロ−ティングゲ−トを構成するシリコン
の結晶体が異なる点以外、他の構成部分は同様である。
したがって、この図２においては、従来例の半導体記憶
装置の製造方法により、製造されたフラッシュＥＥＰＲ
ＯＭ１０の断面図を示す図５と同一の符号を用いて、半
導体記憶装置の同様な構成部分を表す。すなわち、２は
ｎ+ 拡散層、３はｎ- 拡散層、４はゲ−ト酸化膜（Ｆ
Ｇ）、６は層間絶縁膜（ＯＮＯ膜）、７はコントロ−ル
ゲ−ト（ＣＧ）、８はサイドウォ−ル、９はＬＯＣＯＳ
（素子分離領域）をそれぞれ示している。層間絶縁膜６
は最下層酸化膜（ＳｉＯ2 ）、中間層の窒化シリコン膜
（ＳｉＮ）６２および最上層の酸化膜（ＳｉＯ2 ）６３
により構成されている。また、コントロ−ルゲ−ト７
は、ポリシリコン膜７１およびたとえば、タングステン
シリサイド（ＷＳｉ）膜などのシリサイド膜７２により
構成されている。
【００２４】ただし、この図２においては、ｐウェルあ
るいはｐ基板を１１、単結晶シリコンによって構成され
たフロ−ティングゲ−ト（ＦＧ）を符号５０を用いて表
し、図５と区別する。
るいはｐ基板を１１、単結晶シリコンによって構成され
たフロ−ティングゲ−ト（ＦＧ）を符号５０を用いて表
し、図５と区別する。
【００２５】図３は本発明に係るフロ−ティングゲ−ト
を有する半導体記憶装置の製造工程を示す断面図であ
る。ここで、図１のフロ−チャ−ト、図２および図３の
半導体記憶装置の断面図を参照しながら、本発明の半導
体記憶装置の製造方法を説明する。
を有する半導体記憶装置の製造工程を示す断面図であ
る。ここで、図１のフロ−チャ−ト、図２および図３の
半導体記憶装置の断面図を参照しながら、本発明の半導
体記憶装置の製造方法を説明する。
【００２６】まず、図３（ａ）に示すようにｐ基板１１
に素子分離領域（ＬＯＣＯＳ）のためのトレンチエッチ
ングを行う。次に、図３（ｂ）に示すように、素子分離
領域のためのＳｉＯ2 を、たとえばＣＶＤ法により堆積
し、エッチバックして素子分離領域９を形成する。ここ
で、必要があれば、フラッシュＥＥＰＲＯＭ２０のしき
い値電圧Ｖthを調整するために、インプラ処理を行う。
に素子分離領域（ＬＯＣＯＳ）のためのトレンチエッチ
ングを行う。次に、図３（ｂ）に示すように、素子分離
領域のためのＳｉＯ2 を、たとえばＣＶＤ法により堆積
し、エッチバックして素子分離領域９を形成する。ここ
で、必要があれば、フラッシュＥＥＰＲＯＭ２０のしき
い値電圧Ｖthを調整するために、インプラ処理を行う。
【００２７】次に、図３（ｃ）に示すように、ｐ基板１
１にＯ2 をインプラして、アニ−ルをすることによっ
て、ゲ−ト酸化膜４を形成する。ここで、必要ならば、
リンプレデなどの方法でフロ−ティングゲ−ト５０にリ
ンをド−プする。
１にＯ2 をインプラして、アニ−ルをすることによっ
て、ゲ−ト酸化膜４を形成する。ここで、必要ならば、
リンプレデなどの方法でフロ−ティングゲ−ト５０にリ
ンをド−プする。
【００２８】そして、従来例と同様な手順で層間絶縁膜
６となるＯＮＯ膜の下層酸化膜６１、窒化膜６２を形成
する。すなわち、まず、熱酸化処理によって、ＯＮＯ膜
の最下層となる１４ｎｍ以下程度の酸化膜６１を成膜す
る。次いで、熱酸化膜６１の表面に、約１１ｎｍ以下程
度の窒化シリコン膜（ＳｉＮ）６２を、たとえばＣＶＤ
法などで成膜する。
６となるＯＮＯ膜の下層酸化膜６１、窒化膜６２を形成
する。すなわち、まず、熱酸化処理によって、ＯＮＯ膜
の最下層となる１４ｎｍ以下程度の酸化膜６１を成膜す
る。次いで、熱酸化膜６１の表面に、約１１ｎｍ以下程
度の窒化シリコン膜（ＳｉＮ）６２を、たとえばＣＶＤ
法などで成膜する。
【００２９】ここで、従来例と異なる手順で、ＲＴＰ処
理を行う。すなわち、ＯＮＯの中間層であるＳｉＮ６２
をＣＶＤにより形成した後、直ぐにＯＮ膜のエッチ処理
を行うのではなく、ＳｉＮ６２のＣＶＤ処理の後に、い
わゆるＲＴＰ（Rapid Thermal Process ）という、１０
００゜Ｃ程度の高温による熱処理を所定の時間、たとえ
ば、６０秒を行う。
理を行う。すなわち、ＯＮＯの中間層であるＳｉＮ６２
をＣＶＤにより形成した後、直ぐにＯＮ膜のエッチ処理
を行うのではなく、ＳｉＮ６２のＣＶＤ処理の後に、い
わゆるＲＴＰ（Rapid Thermal Process ）という、１０
００゜Ｃ程度の高温による熱処理を所定の時間、たとえ
ば、６０秒を行う。
【００３０】ＲＴＰ処理としては、たとえば１０００゜
Ｃ以上のＮ2 雰囲気中におけるアニ−ル処理（ＲＴ
Ａ）、１０００゜Ｃ以上のドライＯ2 雰囲気中における
熱処理（ＲＴＯ）、あるいは１０００゜Ｃ以上のＮＨ3
およびＮ2 Ｏ雰囲気中における熱処理（ＲＴＮ）があ
る。
Ｃ以上のＮ2 雰囲気中におけるアニ−ル処理（ＲＴ
Ａ）、１０００゜Ｃ以上のドライＯ2 雰囲気中における
熱処理（ＲＴＯ）、あるいは１０００゜Ｃ以上のＮＨ3
およびＮ2 Ｏ雰囲気中における熱処理（ＲＴＮ）があ
る。
【００３１】ＲＴＰ処理を行った後、従来例と同様な製
造工程で、メモリトランジスタを構成する。すなわち、
ＲＴＰ処理した後のＯＮＯ膜の中間層である窒化膜６２
の表面を熱酸化処理によって、約２ｎｍ〜６ｎｍ程度の
ＯＮＯ膜の最上層となる酸化膜６３を形成する。ただ
し、熱酸化処理の前処理として、（ライト）エッチ処理
を行う必要がある。このような工程により３層構造のＯ
ＮＯ膜６が形成される。このＯＮＯ膜は、低リ−ク電流
で膜厚制御性に優れている。このＯＮＯ膜の膜厚は、酸
化シリコン膜換算で、２２ｎｍ以下程度である。
造工程で、メモリトランジスタを構成する。すなわち、
ＲＴＰ処理した後のＯＮＯ膜の中間層である窒化膜６２
の表面を熱酸化処理によって、約２ｎｍ〜６ｎｍ程度の
ＯＮＯ膜の最上層となる酸化膜６３を形成する。ただ
し、熱酸化処理の前処理として、（ライト）エッチ処理
を行う必要がある。このような工程により３層構造のＯ
ＮＯ膜６が形成される。このＯＮＯ膜は、低リ−ク電流
で膜厚制御性に優れている。このＯＮＯ膜の膜厚は、酸
化シリコン膜換算で、２２ｎｍ以下程度である。
【００３２】次に、層間絶縁膜６の表面に、フラッシュ
ＥＥＰＲＯＭメモリ２０のコントロ−ルゲ−ト（ＣＧ）
となるポリシリコン膜７１を、ポリシリコンを用いて、
たとえばＣＶＤ法などにより形成する。ポリシリコン膜
７１の膜厚は特に限定されないが、たとえば２００ｎｍ
以下程度に設定される。なお、コントロ−ルゲ−ト７を
ポリサイド構造とする場合には、ポリシリコン膜７１を
成膜した後、その表面にタングステンシリサイドなどの
金属シリサイド膜７２をＣＶＤ法などで成膜する。この
ような工程によって、ポリサイド構造のコントロ−ルゲ
−ト７が形成される。
ＥＥＰＲＯＭメモリ２０のコントロ−ルゲ−ト（ＣＧ）
となるポリシリコン膜７１を、ポリシリコンを用いて、
たとえばＣＶＤ法などにより形成する。ポリシリコン膜
７１の膜厚は特に限定されないが、たとえば２００ｎｍ
以下程度に設定される。なお、コントロ−ルゲ−ト７を
ポリサイド構造とする場合には、ポリシリコン膜７１を
成膜した後、その表面にタングステンシリサイドなどの
金属シリサイド膜７２をＣＶＤ法などで成膜する。この
ような工程によって、ポリサイド構造のコントロ−ルゲ
−ト７が形成される。
【００３３】そして、コントロ−ルゲ−ト７が形成され
た後、ＲＩＥなどにより、シリサイド膜７２、ポリシリ
コン層７１をエッチング加工し、次いで、層間絶縁膜６
および単結晶シリコン層５０を順次にエッチング加工
し、所定パタ−ンのコントロ−ルゲ−ト７（ＣＧ）、層
間絶縁膜６およびフロ−ティングゲ−ト５０（ＦＧ）を
得る。
た後、ＲＩＥなどにより、シリサイド膜７２、ポリシリ
コン層７１をエッチング加工し、次いで、層間絶縁膜６
および単結晶シリコン層５０を順次にエッチング加工
し、所定パタ−ンのコントロ−ルゲ−ト７（ＣＧ）、層
間絶縁膜６およびフロ−ティングゲ−ト５０（ＦＧ）を
得る。
【００３４】最後に、半導体基板の表面にＣＶＤ法によ
り酸化シリコン膜を成膜する。次に、この酸化シリコン
膜に対して、異方性エッチング加工を行い、コントロ−
ルゲ−ト７およびフロ−ティングゲ−ト５０の側部に酸
化シリコンで構成されるサイドウォ−ル８を形成する。
上述した製造工程により、フロ−ティングゲ−ト５０を
有するフラッシュＥＥＰＲＯＭ２０が形成される。
り酸化シリコン膜を成膜する。次に、この酸化シリコン
膜に対して、異方性エッチング加工を行い、コントロ−
ルゲ−ト７およびフロ−ティングゲ−ト５０の側部に酸
化シリコンで構成されるサイドウォ−ル８を形成する。
上述した製造工程により、フロ−ティングゲ−ト５０を
有するフラッシュＥＥＰＲＯＭ２０が形成される。
【００３５】本実施例によれば、単結晶シリコンにより
フロ−ティングゲ−ト５０を形成するので、ポリシリコ
ンにより形成されたフロ−ティングゲ−ト５のような熱
酸化処理によるグレイン成長がなくなる。その結果、ゲ
−ト酸化膜４へのストレスを緩和でき、また、層間絶縁
膜６となるＯＮＯ膜の下層の酸化膜６１の信頼性を高め
ることができる。
フロ−ティングゲ−ト５０を形成するので、ポリシリコ
ンにより形成されたフロ−ティングゲ−ト５のような熱
酸化処理によるグレイン成長がなくなる。その結果、ゲ
−ト酸化膜４へのストレスを緩和でき、また、層間絶縁
膜６となるＯＮＯ膜の下層の酸化膜６１の信頼性を高め
ることができる。
【００３６】さらに、本実施例によれば、フロ−ティン
グゲ−トとしての単結晶シリコン膜５０とコントロ−ル
ゲ−トとしてのポリシリコン膜７との間に形成される層
間絶縁膜６としてのＯＮＯ膜の形成工程において、エッ
チ処理の前に、窒化膜（ＳｉＮ）６２のＣＶＤ後にＲＴ
Ｐ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うことによって、窒
化膜（ＳｉＮ）６２のエッチ耐性を向上させることがで
きる。
グゲ−トとしての単結晶シリコン膜５０とコントロ−ル
ゲ−トとしてのポリシリコン膜７との間に形成される層
間絶縁膜６としてのＯＮＯ膜の形成工程において、エッ
チ処理の前に、窒化膜（ＳｉＮ）６２のＣＶＤ後にＲＴ
Ｐ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うことによって、窒
化膜（ＳｉＮ）６２のエッチ耐性を向上させることがで
きる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
フロ−ティングゲ−トを単結晶シリコンで形成すること
によりゲ−ト絶縁膜（ゲ−ト酸化膜）へのストレスを緩
和でき、ゲ−ト絶縁膜をさらに薄膜で形成していくとき
の信頼性を高めることができる利点がある。
フロ−ティングゲ−トを単結晶シリコンで形成すること
によりゲ−ト絶縁膜（ゲ−ト酸化膜）へのストレスを緩
和でき、ゲ−ト絶縁膜をさらに薄膜で形成していくとき
の信頼性を高めることができる利点がある。
【００３８】また、フロ−ティングゲ−トを単結晶シリ
コンで形成することにより、層間絶縁膜となるＯＮＯ膜
の第１の酸化膜を信頼性高く形成することができ、ＯＮ
Ｏ膜の薄膜化にも有利である。
コンで形成することにより、層間絶縁膜となるＯＮＯ膜
の第１の酸化膜を信頼性高く形成することができ、ＯＮ
Ｏ膜の薄膜化にも有利である。
【００３９】さらに、本発明によれば、層間絶縁膜とし
てのＯＮＯ膜の形成工程において、エッチ処理の前に、
ＯＮＯ膜の中間層となる窒化膜ＳｉＮのＣＶＤ後にＲＴ
Ｐ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うことによって、窒
化膜ＳｉＮのエッチ耐性を向上させることができる。そ
の結果、ＳｉＮ膜の膜厚を薄くすることができれば、カ
ップリング比を高めることができるので、半導体記憶素
子の書き込み、消去電圧の低電圧化を図ることができ
る。
てのＯＮＯ膜の形成工程において、エッチ処理の前に、
ＯＮＯ膜の中間層となる窒化膜ＳｉＮのＣＶＤ後にＲＴ
Ｐ（ＲＴＡ，ＲＴＯ，ＲＴＮ）を行うことによって、窒
化膜ＳｉＮのエッチ耐性を向上させることができる。そ
の結果、ＳｉＮ膜の膜厚を薄くすることができれば、カ
ップリング比を高めることができるので、半導体記憶素
子の書き込み、消去電圧の低電圧化を図ることができ
る。
【００４０】また、エッチ耐性が向上しているというこ
とは、窒化膜ＳｉＮの接合がＲＴＰ処理を行わない場合
より堅固に形成されていると考えられるので、リ−ク電
流特性、電荷保持特性およびディスタ−ブ特性を向上で
きる利点がある。
とは、窒化膜ＳｉＮの接合がＲＴＰ処理を行わない場合
より堅固に形成されていると考えられるので、リ−ク電
流特性、電荷保持特性およびディスタ−ブ特性を向上で
きる利点がある。
【図１】本発明に係る半導体記憶装置の製造方法を示す
フロ−チャ−トである。
フロ−チャ−トである。
【図２】本発明に係る半導体記憶装置の製造方法の第１
の実施例を示す図である。
の実施例を示す図である。
【図３】本発明に係る半導体記憶装置の製造工程の一例
を示す図である。
を示す図である。
【図４】従来の製造方法を示すフロ−チャ−トである。
【図５】従来の製造方法により製造されたフラッシュＥ
ＥＰＲＯＭの断面を示す図である。
ＥＰＲＯＭの断面を示す図である。
【図６】従来の製造工程を示す図である。
【図７】従来の製造工程を示す図である。
１…ｐ基板 ２…ｎ+ 拡散層 ３…ｎ- 拡散層 ４…ゲ−ト酸化膜 ５…ポリシリコンで構成されたフロ−ティングゲ−ト
（ＦＧ） ５０…単結晶シリコンで構成されたフロ−ティングゲ−
ト（ＦＧ） ６…層間絶縁膜（ＯＮＯ膜） ６１…ＯＮＯ膜の下層酸化膜 ６２…ＯＮＯ膜の窒化シリコン膜 ６３…ＯＮＯ膜の上層酸化膜 ７…コントロ−ルゲ−ト（ＣＧ） ７１…ポリシリコン膜 ７２…シリサイド膜 ８…サイドウォ−ル（Ｓｉｄｅ Ｗａｌｌ） ９…ＬＯＣＯＳ（素子分離領域） １１…単結晶シリコン基板 １０…従来例のフラッシュＥＥＰＲＯＭ ２０…本発明のフラッシュＥＥＰＲＯＭ
（ＦＧ） ５０…単結晶シリコンで構成されたフロ−ティングゲ−
ト（ＦＧ） ６…層間絶縁膜（ＯＮＯ膜） ６１…ＯＮＯ膜の下層酸化膜 ６２…ＯＮＯ膜の窒化シリコン膜 ６３…ＯＮＯ膜の上層酸化膜 ７…コントロ−ルゲ−ト（ＣＧ） ７１…ポリシリコン膜 ７２…シリサイド膜 ８…サイドウォ−ル（Ｓｉｄｅ Ｗａｌｌ） ９…ＬＯＣＯＳ（素子分離領域） １１…単結晶シリコン基板 １０…従来例のフラッシュＥＥＰＲＯＭ ２０…本発明のフラッシュＥＥＰＲＯＭ
Claims (3)
- 【請求項１】 基板上にゲ−ト絶縁膜、フロ−ティング
ゲ−ト、少なくとも第１の酸化膜、窒化膜、第２の酸化
膜の３層構造を有する層間絶縁膜およびコントロ−ルゲ
−トが表記順に形成され、上記層間絶縁膜は少なくとも
熱処理を含む工程により形成される半導体記憶装置の製
造方法であって、 上記フロ−ティングゲ−トが単結晶シリコンによって形
成される半導体記憶装置の製造方法。 - 【請求項２】 上記層間絶縁膜の第１の酸化膜は熱酸化
処理により形成される請求項１記載の半導体記憶装置の
製造方法。 - 【請求項３】 上記層間絶縁膜の窒化膜形成後に、所定
温度に設定された気体の雰囲気中における熱処理を行う
請求項２記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15355595A JPH098152A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15355595A JPH098152A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098152A true JPH098152A (ja) | 1997-01-10 |
Family
ID=15565068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15355595A Pending JPH098152A (ja) | 1995-06-20 | 1995-06-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455365B1 (ko) * | 1997-05-07 | 2005-02-28 | 삼성전자주식회사 | 비휘발성기억소자의폴리실리콘층간유전체막형성방법 |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| KR100702309B1 (ko) * | 2001-05-30 | 2007-03-30 | 주식회사 하이닉스반도체 | 메모리 소자의 제조 방법 |
-
1995
- 1995-06-20 JP JP15355595A patent/JPH098152A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455365B1 (ko) * | 1997-05-07 | 2005-02-28 | 삼성전자주식회사 | 비휘발성기억소자의폴리실리콘층간유전체막형성방법 |
| KR100702309B1 (ko) * | 2001-05-30 | 2007-03-30 | 주식회사 하이닉스반도체 | 메모리 소자의 제조 방법 |
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| JP4598421B2 (ja) * | 2003-11-25 | 2010-12-15 | 旺宏電子股▲ふん▼有限公司 | Ｏｎｏ構造上に酸化物を形成するための方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3600326B2 (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| US5063431A (en) | Semiconductor device having a two-layer gate structure | |
| US6069041A (en) | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms | |
| JPH10189966A (ja) | 半導体装置及びその製造方法 | |
| US5998253A (en) | Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell | |
| JP2929944B2 (ja) | 半導体装置の製造方法 | |
| US7262101B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JP3383140B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6706613B2 (en) | Methods for manufacturing stacked gates including oxide/nitride/oxide (ONO) interlayer dielectrics using pre-annealing and/or post-annealing in nitrogen | |
| JP4896292B2 (ja) | Ｎａｎｄフラッシュ・メモリ装置の半導体製造方法 | |
| US5927992A (en) | Method of forming a dielectric in an integrated circuit | |
| JP2002252291A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US5880498A (en) | Semiconductor device having a nitrogen doped polysilicon layer | |
| JP3068454B2 (ja) | 異なった絶縁体を有する部品を有するｍｏｓ型集積回路の製造方法 | |
| US6274429B1 (en) | Use of Si-rich oxide film as a chemical potential barrier for controlled oxidation | |
| JP2804314B2 (ja) | フローティングゲートメモリアレイ | |
| JP2756886B2 (ja) | 半導体装置およびその製造方法 | |
| US6236081B1 (en) | AND-type non-volatile semiconductor memory device and method of manufacturing thereof | |
| US7214578B2 (en) | Method for fabricating semiconductor device | |
| JPH098152A (ja) | 半導体記憶装置の製造方法 | |
| JP3457532B2 (ja) | 半導体装置の製造方法 | |
| JPH07249697A (ja) | 不揮発性半導体メモリ装置 | |
| JP2000049159A (ja) | 半導体装置およびその製造方法 | |
| US7309629B2 (en) | Method for fabricating semiconductor device | |
| JP3914034B2 (ja) | 半導体素子の製造方法 |