KR20060105543A - 프로세스 - Google Patents

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Abstract

개구부를 가진 구조가 개시된다.
본 발명은 낮은 종횡비의 개구부(3)를 가진 절연 구조를 생성하는 프로세스에 관한 것이다. 이를 위해, 사전 처리된 반도체 표면으로부터 수직한 방향으로 대체적으로 증감하는 농도로 도펀트가 절연 구조(2c)내에 도입되며, 개구부(3)는 건식 에칭 단계에서 형성되고, 개구부(3)의 종횡비는 후속하는 습식-화학적 에칭 단계를 이용하여 개구부(3)의 기저 표면 영역을 증가시킴에 의해 감소된다.

Description

프로세스{STRUCTURE WITH OPENINGS}
도 1은 종래 기술에 따른 개구부를 가진 구조의 단면도,
도 2는 습식 화학적 에칭 단계의 전후의, 서로의 상부에 적층된, 개구를 가진 2개의 산화물층의 단면도,
도 3a 및 도 3b는 습식 화학적 에칭의 전후의, 본 발명에 따른 개구를 가진 구조의 실시예를 나타낸 단면도,
도 4는 본 발명에 따른 구조내의 도펀트 농도 프로파일을 예시적인 실시예를 나타낸 도면.
본 발명은 독립항 제1항의 전제부에 따른 개구부를 가진 구조를 생성하는 프로세스에 관한 것이다.
프로세서나 메모리와 같은 집적 회로의 개발은 부품의 최소 특징 크기의 소형화를 증진시킴에 의해 추진된다. 실리콘 웨이퍼와 같은 반도체 기판상의 부품의 밀도는, 예를 들어, 트랜지스터의 채널 길이와 같은 최소 특징 크기를 감소시킴에 의해 증가될 수 있으며, 그에 따라 칩당 원가가 낮아지게 된다. 최소 특징 크기를 감소시킬때에는, DRAM(Dynamic Random Access Memory)의 스택형 커패시터로서 고안된 저장 커패시터의 최소로 요구된 커패시턴스 및 그의 기계적 안정성에 관련된 요구 사항을 만족시키기 위해, 개구부의 낮은 종횡비, 즉, 개구부의 기저 표면 영역(이하에서는 풋프린트 또는 컨택트 표면이라고 함)의 폭과 개구부의 높이간의 비가 낮은 개구부를 가진 구조를 생성하는 것이 특히 중요하다. 개구부의 종횡비가 낮은 구조에서는 컨택트 홀에서의 컨택트 저항이 낮다. 두 경우 모두에 있어서, 그 구조 아래에 놓여있는 사전 처리된 반도체 기판에 대해 가능한 가장 큰 컨택트 표면을 달성하기 위해서는 개구부의 종횡비가 낮은 것이 바람직한데, 이는 스택형 커패시터를 가진 DRAM의 경우에, 모세관 힘 때문에 기울어질 우려가 있고 습식 화학적 에칭 동안에 서로간에 접촉을 이루는, 스택형 커패시터들을 생성하는 프로세스 시퀀스 동안에 발생하는 독립적인 원통형 구조의 필요한 기계적 안정성 때문이다. 예를 들어, 소오스/드레인 터미널과 같은 능동 부품에 대한 낮은 컨택트 저항은 그 구조 아래에 배치된 사전 처리된 반도체 기판에 대해 가능한 가장 큰 컨택트 표면을 이용하여 달성될 수 있으며, 그에 따라 스위칭 시간이 고속으로 된다.
Y.K.Park등에 의한, 2004년 1월자, Korean Physical Society의 저널, Vol. 44, No 1의 페이지 112-116에 공개된 "Effective Capacitance Enhancement Methods for 90-nm DRAM Capacitors"에서 제안하는 것은 DRAM내에 스택형 커패시터를 생성하는 동안에 기계적 안정성을 개선하는 OCS(one cylinder storage node)이다. 이 경우에는 두개의 산화물 층, 예를 들어, BPSG(boron phosphorous silicate glass) 층과 PETEOS(plasma-enhanced tetra-ethyl-ortho-silicate)층이 서로간의 상부상에 적층되며, 이방성 에칭에 의해 개구부가 도입된다. 습식 화학적 에칭 단계가 이용되어 2개의 산화물층 아래에 형성된 반도체 표면에 대한 컨택트 표면을 증가시킨다.
본 발명의 목적은, 가능한 가장 큰 기저 표면 영역이 달성될 수 있도록 낮은 종횡비의 개구부를 가진 구조를 생성하는 프로세스를 제공하는 것이다.
본 발명에 따르면, 그 목적은, 독립항 제1항에 청구된 프로세스에 의해 달성된다. 바람직한 실시예는 종속항에 설명된다.
본 발명은 사전 처리된 반도체 기판상에 개구부를 가진 구조를 생성하는 프로세스를 제공하는데, 이러한 것은 사전 처리된 반도체 기판을 제공하고, 그 구조를 사전 처리된 반도체 기판의 표면에 적용하고, 그 구조상에 캐핑층(capping layer)을 생성하고, 개구부가 형성될 영역내의 캐핑층을 제거하고, 개구부가 형성될 영역내의 구조를 제거함에 의해 이루어진다. 그 구조의 적용 동안 또는 그 이후에, 적어도 하나의 도펀트가 그 구조에 도입되는데, 적어도 하나의 도펀트의 농도는 사전 처리된 반도체 기판의 표면에서부터 캐핑층을 향해 실질적, 연속적 및 수직적으로 가변하며, 반도체 기판으로부터 캐핑층을 향해 수직하게 대체적으로 증가하거나 감소한다. 적어도 하나의 건식 에칭 단계 및 적어도 하나의 후속하는 습식 화학적 에칭 단계가 실행되어 그 구조가 제거된다. 캐핑층은, 예를 들어, 하드 마 스크 형태의 에칭 보호층일 수 있으며, 그 구조내로 개구부를 에칭하는 동안에 보호층 아래에 배치된 구조의 영역들을 보호하고 스스로 침범당하지 않거나 단지 그 구조보다 훨씬 느리게 침범당하는 물질로 구성될 수 있다. 예를 들어, TiN으로 이루어진 캐핑층은 산화물로 이루어진 구조를 보호할 수 있다. 바람직하게 적어도 하나의 건식 에칭 단계가 이용되어 개구부를 생성한다. 적어도 하나의 도펀트의 농도는, 예를 들어, 매스 흐름 제어기(mass flow controller)를 이용하여 구조의 생성동안에 공급된 대응하는 도펀트 소오스의 양을 가변시킴에 의해 설정될 수 있으며, 또는 구조가 생성되고 난 후에 주입될 수 있다. 또한, 적어도 하나의 도펀트의 도입후에 열적 단계가 실행될 수 있으며, 그 결과 도펀트의 확산의 결과로서 도펀트 농도의 분산이 더욱 균일하게 되어, 예를 들어 단계 형성에서 주입된 농도 프로파일이 보다 점진적인 전이를 획득한다.
이 점에 있어서, 실질적으로 연속적으로 가변하는 농도 및 절연층의 두께에 비해 얇은, 일정한 농도의 다수의 연속하는 서브층이 형성되지만, 후자의 경우에 있어서, 인접하는 서브층은 다른 농도를 가짐을 알아야 한다. 이러한 유형의 다수의 얇은 서브층은, 예를 들어, 가끔씩 공급되는 도펀트 소오스의 양을 변경함에 의해 생성될 수 있으며, 이러한 선택 사항은 구조의 두께와 관련하여 실질적이고 연속적으로 가변하는 도펀트 농도를 제공한다. 구조를 형성하는 그러한 다수의 연속하는 서브층은 적어도 5개의 층을 포함한다.
개구부의 측벽이 사전 처리된 반도체 기판의 표면에 실질적으로 수직하게 형성될 때까지 개구부의 종횡비를 감소시키는 습식 화학적 에칭 단계가 실행되는 것 이 특히 바람직하다. 이것은, 예를 들어, 원통 구조와 같은 DRAM 스택형 커패시터의 스택형 커패시터의 형성동안에 생성되는 독립형 구조(free-standing structure)에 특히 높은 기계적 안정성을 제공할 수 있게 한다.
사전 처리된 반도체 기판의 표면에서부터 캐핑층을 향해 수직하게 감소하는, 즉, 캐핑층으로부터 커지는 수직 거리 또는 상부 방향을 향해 감소하는 농도를 갖도록 구조내에 적어도 하나의 도펀트가 도입되는 것이 바람직하다. 이러한 유형의 도펀트 농도 프로파일에 의해 후속하는 프로세스 단계의 도움과 함께 특히 바람직한 종횡비를 형성할 수 있게 된다.
일 실시예에 있어서, 보론 또는 인, 또는 그들의 조합이 도펀트로서 그 구조내에 도입된다. 이 경우, 도펀트 농도에 의해 구조의 에칭 속도에 영향을 미칠 수 있다.
구조를 실리콘 산화물로 형성하는 것이 특히 바람직하다. 이 경우, 그 구조의 습식 화학적 에칭 속도는 도펀트로서 보론이나 인을 첨가함에 의해 증가될 수 있다. 이 점에서, 희생 구조로서 작용하는 구조(즉, 그 프로세스의 추가적인 시퀀스동안에 다시 제거될 구조)는, 그의 습식 화학적 에칭 속도가 도펀트의 첨가에 의해 영향을 받을 수 있다면, 임의의 원하는 도전성 또는 절연 구조일 수 있음을 알아야 한다. 그 구조는, 또한, 예를 들어, 도펀트로서 카본, OH- 그룹, 수소, 질소 또는 그의 조합을 가지는 낮은-k 유전체일 수 있다.
습식 화학적 에칭 단계는, 에칭 용제로서 희석된 플루오르화 수소 산성제를 이용하여 실행됨이 바람직하다. 플루오르화 수소 산성제는 실리콘 산화물의 에칭에 대해 특히 적합하며, 예를 들어, 보론이나 인의 도펀트 농도의 증가와 함께 에칭 속도를 증가시킨다.
그 구조가 폴리실리콘으로 이루어진 경우에는, 도펀트가 인이고, 에칭 용제로서 적어도 질소 산성제를 이용하여 습식 화학적 에칭 단계가 실행되는 것이 특히 바람직하다. 이 경우, 폴리실리콘의 습식 화학적 에칭 속도가 인의 도펀트 농도에 좌우되기 때문에 종횡비의 바람직한 감소가 달성될 수 있게 된다.
바람직하게, 그 구조는 폴리실리콘으로 이루어지고, 도펀트는 보론에 대응하며, 그 보론은, 사전 처리된 반도체 기판의 표면으로부터 수직하게 캐핑층을 향해 연속적으로 증가하는 농도로 그 구조내에 도입되며, 습식 화학적 에칭 단계는 에칭 용제로서 적어도 질소 산성제를 이용하여 실행된다. 이 경우, 보론 농도의 증가와 함께 습식 화학적 에칭 속도가 감소하여 종횡비를 감소시킨다.
DRAM 메모리 부품의 스택형 커패시터를 생성하기 위해 사전 처리된 반도체 기판상에 개구부를 가진 구조를 형성하는 본 발명에 따른 프로세스를 이용함이 바람직하며, 그 경우, 제 1 커패시터 전극이 생성되고, 패터닝되어 낮은 종횡비의 개구부가 생성된다. 그 다음, 그 구조는 제거된다. 구조의 이러한 일반적인 습식 화학적 제거에 의해 커패시터 전극 물질의 실린더와 같은 독립적인 구조가 형성되며, 그 구조는 습식 화학적 에칭 용제의 모세관 힘 때문에 기울어지거나 서로 접촉하려는 경향을 띄게 된다. 그 구조(이 경우에는 희생 구조로서 작용함)는, 낮은 종횡비를 가진 개구부 때문에, 독립형 구조의 기계적 안정성을 크게 개선하는데 기여하게 된다. 예를 들어, DRAM의 스택형 커패시터를 형성하는 산화물로 구현된 구조의 표 준 종횡비는, 전형적인 산화물 층의 두께가 대략 1.5㎛인 경우, 대략 10:1이 되며, 그에 따라 사전 처리된 반도체 기판에 대한 측벽의 각도는 대략 85°가 된다. 이러한 각도는 본 발명에 따른 프로세스에 의해 85°에서부터 90°의 목표값으로 개선될 수 있다. 구조가 제거된 후, 커패시터 유전체 및 제 2 커패시터 전극이 생성되고 패터닝되며, 이후 DRAM이 완성될 수 있다.
개구부를 가진 구조를 형성하는 본 발명에 따른 프로세스를 이용하여 컨택트 개구를 가진 중간 유전체를 생성하는 것이 특히 바람직하다. 이 경우, 낮은 종횡비를 가진 개구부가 생성되고 나면, 그 개구부들은 도전 물질, 예를 들어, 텅스텐으로 채워진다. 낮은 종횡비는, 예를 들어, MOS(metal oxide semiconductor) 트랜지스터의 소오스 또는 드레인 터미널과 같은 구조 아래에 놓여있는 컨택트 영역에 대한 접속을 위해 보다 큰 컨택트 표면을 제공한다. 이러한 방식에서는, 낮은 컨택트 저항이 달성될 수 있다.
본 발명의 추가적인 특징 및 장점은 첨부된 도면을 참조한 이하의 설명으로부터 알 수 있을 것이다.
도 1은 사전 처리된 반도체 기판(10)상에 형성되었던 종래 기술에 따른 개구(3)를 가진 구조도로서, 도시된 것은 단지 그의 일부이다. 사전 처리된 반도체 기판은, 예를 들어, 금속으로 이루어진 컨택트 영역(4)과, 예를들어 산화물인 절연 영역(5)을 가진다. 그 구조(2)는, 예를 들어, 금속간 유전체로서 이용되고, 산화물 로서 형성될 수 있다. 개구부(3)의 종횡비는 에칭 프로세스에 의해 결정되고, 개구부(3)의 측벽(6)은 사전 처리된 반도체 기판(1)의 표면에 대해 90°가 아닌 방향성을 가진다. 따라서, 예를 들어, 컨택트 플러그를 형성하기 위해 도전 물질로 개구부(3)를 채우면, 구조의 위에 배치된 층에 비해, 구조(2)의 아래에 배치된 사전 처리된 반도체 기판(1)과 컨택트 표면이 보다 작아지게 된다. 또한, 도 1에 도시된 구조에 기반하여 스택형 커패시터를 형성하는 동안에, 추가적인 프로세스 시퀀스에서 알 수 있는 바와 같이, 이러한 커패시터는 낮은 기계적 안정성을 가지게 되는데, 그 이유는 구조내의 측벽(6)의 방향성이 표면에 대해 90°와는 다르기 때문에, 그와 마찬가지로, 그 프로세서 시퀀스동안에 형성될 독립적 구조, 예를 들어, 폴리실리콘으로 이루어진 제 1 커패시터 전극과 같은 원통형 구조의 측벽이 표면에 대해 90°가 아닌 방향성을 가지기 때문이다. 이에 따라 풋 프린트가 작아지게 되고, 기계적으로 불안정하게 되며, 따라서 이러한 유형의 독립형 구조는 기울어지게 되고, 활성화된 모세관 힘 때문에, 특히 습식-화학적 처리동안에 서로간에 중첩되게 된다.
도 2a는 종횡비를 개선하는데 이용되는 알려진 방식이 도시되며, 그에 따르면, 산화물층으로서의 제 1 절연 구조(2a)와 제 2 절연 구조(2b)가 사전 처리된 반도체 기판(10)상에서 서로간의 상부에 형성되며, 개구부(3)가 건식 에칭 단계에 의해, 제 1 절연 구조(2a)와 제 2 절연 구조(2b)내에 도입된다. 이 경우 제 1 절연 구조(2a)는 제 2 절연 구조(2b)보다 큰 도펀트 농도를 가진다.
도 2a에 도시된 개구부(3)의 종횡비를 개선하기 위해 습식-화학적 에칭이 실 행되어, 도 2b에 도시된 구조를 생성한다. 습식 화학적 에칭 단계로 인해 제 2 절연 구조(2b)의 측벽(6b)에 비해, 제 1 절연 구조(2a)의 측벽(6a)이 보다 넓어지게 됨으로서, 종횡비가 개선된다. 이에 따라 상술한 바와 같이, 예를 들어, DRAM의 스택형 커패시터의 바람직한 컨택트 저항과 개선된 생성이 이루어진다.
도 3a는 본 발명의 실시예의 단면도이다. 이 경우에 있어서, 구조(2c), 특히 도펀트 농도가 반도체 기판(1)으로부터 수직적으로 위를 향해 대체적으로 감소하는 실리콘 산화물 층은 사전 처리된 반도체 기판(1)상에 생성된다. 그 구조(2c)는 1500㎚ 내지 3000㎚ 범주의 두께로 형성됨이 바람직하지만, 추가적인 처리를 위한 기반으로서 다른 층 두께가 이용될 수 있다. 200 내지 600℃의 범주의 온도와, 1 내지 10 Torr 범주의 압력과, 대략 100 내지 2000sccm의 SiH4 흐름 속도 및 대략 1000 내지 2000sccm의 N2 흐름 속도로, 그 구조(2c)가 CVD층으로서 생성됨이 바람직하다. 적절한 도펀트로는, 특히 보론, 인 또는 보론과 인의 조합이 있으며, 사전 처리된 반도체 기판(1)을 향하는 표면에서의 구조(2c)내의 도펀트의 최대 농도는 대략 2% 내지 10% 범주내에 있는 것이 바람직하다. 도펀트의 농도는 반도체 기판의 표면에서부터 상부 방향, 즉 그 표면에서부터의 수직 거리가 증가함에 따라 대체적으로 대략 0% 내지 5%의 낮은 값으로 감소하는데, 이러한 것은 최대 농도에 좌우된다. 건식 에칭 단계에 의해 개구부(3)가 형성된다. 바람직하게, 건식 에칭 단계는 -20℃ 내지 100℃ 범주의 캐소드 온도와, -20℃ 내지 100℃ 범주의 벽 온도(wall temperature), 5 내지 500Torr의 압력, 1000 - 5000W의 전력, 1000-6000W의 바이어 스 전력, 5 내지 50sccm의 O2 흐름 속도, 300-1800sccm의 Ar 흐름 속도, 0 내지 50sccm의 CH2F2의 흐름 속도, 0 내지 50 sccm의 C3F8 흐름 속도 및 0 내지 50sccm의 C4F6 흐름 속도의 플라즈마 에칭 단계로 실행된다.
건식 에칭 단계에 이어서, 습식 화학적 에칭 단계가 실행되며, 이후 도 3b에 도시된 개선된 종횡비의 개구부(3)를 가진 구조가 생성된다. 습식 화학적 에칭 단계는, 대략 50:1 내지 500:1 범주로 희석된 플루오르화 수소 산성제를 이용하여 실행된다. 사전 처리된 반도체 기판(1)에서부터 상부 방향으로 도펀트 농도가 감소하기 때문에, 개구부(3)는 최상부에서 하부 방향으로 갈수록 크기가 커지게 되며, 이러한 것은 도펀트 농도의 증가와 함께 구조(2c)의 에칭 속도를 증가시키는데 기여한다. 개구부(3)의 확대는, 측벽(6c)이 사전 처리된 반도체 기판(1)의 표면에 이상적으로 수직함으로서, 예를 들어 후속적으로 형성될 DRAM의 스택형 커패시터의 기계적 안정성면에서 특히 바람직한 풋 프린트가 생성되는 방식으로 이루어진다.
도 4는 구조(2c)내의 도펀트에 대한 바람직한 농도 프로파일을 나타낸 도면이다. 좌측에서 우측으로 도시된 프로파일은, 최 하측에서 상부 방향으로의, 도 3a 또는 도 3b의 구조(2c)내의 농도의 대응하는 프로파일에 대응한다. A는 도펀트 농도의 선형적으로 감소하는 프로파일을 나타내며, 그 경우, 일정한 도펀트 구배가 존재하게 된다. B는 대체적으로 감소하지만 가변하는 도펀트 구배로 변화하는 도펀트 농도의 프로파일을 나타낸다. 이 방법에서는 측벽의 표면 영역을 증가시킬 수 있는데, 이는 예를 들어, 특히 저장 커패시터를 가진 DRAM에 대해 커패시터 표면 영역을 증가시키는데 바람직하다. 또한, 도 4에 도시된 중앙의 C에 있어서 사전 처리된 반도체 기판(1)의 표면으로부터 수직 거리가 증가하는 방향으로 다수의 단계적인 감소가 이루어지는 형태로 실질적으로 계속하여 도펀트 농도를 감소시킬 수 있다.
따라서, 본 발명에 따르면, 가능한 가장 큰 기저 표면 영역이 달성될 수 있도록 낮은 종횡비의 개구부를 가진 구조를 생성하는 프로세스를 제공할 수 있게 된다.

Claims (10)

  1. 사전 처리된 반도체 기판(1)상에 개구부(3)를 가진 구조(2, 2a, 2b, 2c)를 생성하는 프로세스로서,
    상기 사전 처리된 반도체 기판(1)을 제공하는 단계와,
    상기 사전 처리된 반도체 기판(1)의 표면에 상기 구조(2, 2a, 2b, 2c)를 제공하는 단계와,
    상기 구조(1)상에 캐핑층을 생성하고, 상기 개구부가 형성될 영역내의 상기 캐핑층을 제거하는 단계와,
    상기 개구부가 형성될 영역내의 상기 구조를 제거하는 단계를 포함하되,
    상기 구조(2c)의 제공동안 또는 그 이후에, 적어도 하나의 도펀트가 상기 구조(2c)내에 도입되고, 상기 적어도 하나의 도펀트의 농도는 상기 사전 처리된 반도체 기판(1)의 표면에서부터 상기 캐핑층을 향하여 수직하게 실질적으로 연속하여 가변하고, 상기 반도체 기판으로부터 상기 캐핑층을 향해 수직하게 대체적으로 증감하며,
    적어도 하나의 건식 에칭 단계와 적어도 하나의 후속하는 습식 화학적 에칭 단계가 실행되어 상기 구조(1)를 제거하는
    프로세스.
  2. 제 1 항에 있어서,
    개구부(3)의 측벽(6c)이 사전 처리된 반도체 기판(1)의 표면에 실질적으로 수직하게 형성될 때까지 종횡비를 감소시키기 위한 상기 적어도 하나의 습식 화학적 에칭 단계가 실행되는
    프로세스.
  3. 제 2 항에 있어서,
    사전 처리된 반도체 기판(1)으로부터 상기 캐핑층을 향해 수직하게 연속적으로 감소하는 농도로 적어도 하나의 도펀트가 상기 구조내에 도입되는
    프로세스.
  4. 제 1 항에 있어서,
    상기 구조내에 도펀트로서, 보론, 인 또는 그의 조합이 도입되는
    프로세스.
  5. 제 4 항에 있어서,
    상기 구조(2c)는 실리콘 산화물 또는 실리콘 게르마늄의 산화물로 형성되는
    프로세스.
  6. 제 5 항에 있어서,
    상기 습식 화학적 에칭 단계는 에칭 용제로서 희석된 플루오르화 수소 산성제를 이용하여 실행되는
    프로세스.
  7. 제 3 항에 있어서,
    상기 구조(2c)는 폴리실리콘으로 이루어지고, 상기 도펀트는 인이며, 상기 습식-화학적 에칭 단계는 에칭 용제로서 적어도 질소 산성제를 이용하여 실행되는
    프로세스.
  8. 제 2 항에 있어서,
    상기 구조(2c)는 폴리실리콘으로 이루어지고, 상기 도펀트는 보론이며, 상기 사전 처리된 반도체 기판(1)의 표면으로부터 상기 캐핑층을 향해 수직하게 연속적으로 증가하는 농도로 상기 보론이 상기 구조에 도입되고, 상기 습식-화학적 에칭 단계는 에칭 용제로서 적어도 질소 산성제를 이용하여 실행되는
    프로세스.
  9. 사전 처리된 반도체 기판(1)상에 개구부(3)를 가진 구조(2c)를 형성함에 의해 DRAM 메모리 부품의 스택형 커패시터를 생성하는 제 1 항 내지 제 8항 중 어느 한 항의 프로세스로서,
    제 1 커패시터 전극을 생성하고 패터닝하는 단계와,
    상기 절연 구조(2c)를 제거하는 단계와,
    커패시터 유전체와 제 2 커패시터 전극을 생성하고 패터닝하는 단계와,
    DRAM을 완성하는 단계를 포함하는
    프로세스
  10. 사전 처리된 반도체 기판(1)상에 개구부(3)를 가진 절연 구조(2)를 형성함으로서 컨택트 개구부를 가진 중간 유전체를 생성하는, 제 1 항 내지 제 8 항중 어느 한 항의 프로세스로서,
    상기 개구부(3)를 도전 물질로 채우는 단계를 포함하는
    프로세스.
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