JP2000058796A - 充填された王冠型メモリ・セル - Google Patents

充填された王冠型メモリ・セル

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JP2000058796A
JP2000058796A JP11217476A JP21747699A JP2000058796A JP 2000058796 A JP2000058796 A JP 2000058796A JP 11217476 A JP11217476 A JP 11217476A JP 21747699 A JP21747699 A JP 21747699A JP 2000058796 A JP2000058796 A JP 2000058796A
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memory cell
polysilicon
polysilicon layer
crown
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JP11217476A
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English (en)
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Robert Yung-Hsi Tsu
ユン − フシイ ツ ロバート
Chi-Chien Ho
− チェン ホー チー
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Texas Instruments Inc
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Texas Instruments Inc
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Abstract

(57)【要約】 【課題】 形状が単純でかつ機械的に良好な安定度を有
しおよびリソグラフィ工程における大幅な不整合に対し
て許容度を有する、充填された王冠型メモリ・セルおよ
びその製造法を提供する。 【解決手段】 １つの実施例では、充填された王冠型メ
モリ・セルは記憶ノード・プラグ（王冠型セル・プラ
グ）および後で作成されるポリシリコンの円柱体または
それと同等の３次元構造体を有する。また別の実施例で
は、本発明による充填された王冠型メモリ・セルを製造
する方法は下記の段階、すなわち、（１）記憶ノード接
触体（メモリ・セル・プラグ）を作成する段階、（２）
メモリ・セル側壁を作成する段階、（３）分離されたメ
モリ・セルを作成するためにおよびメモリ・セルを電気
的に分離するために王冠型ポリシリコンを再びエッチン
グする段階およびコア酸化物（ＰＳＧ）を除去する段
階、を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は全体的に言えば、半
導体デバイスの分野に関する。さらに詳細に言えば、本
発明は充填された王冠型メモリ・セルおよびその製造法
に関する。
【０００２】
【発明が解決しようとする課題】ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）は複数個のメモリ・
セルを有する。これらのメモリ・セルのおのおのは、典
型的には、記憶用コンデンサと、電荷を蓄積または除去
するための転送ゲートとして用いられるトランジスタと
を有する。複数個のメモリ・セルは基板の上にマトリッ
クスの形状に配置され、そしてそれが動作することによ
り、与えられた時間間隔内に２次元のアドレス指定によ
りメモリの中の１個のセルを選定することが可能であ
る。メモリ・セルのおのおのに情報を書き込むために、
トランジスタを通して記憶用コンデンサにビット線路
（データ線路）電圧が供給される。また書き込まれた情
報を読み出すために、記憶用コンデンサがゲートを通し
てデータ線路に接続され、そしてそれにより記憶用コン
デンサの電圧が監視される。
【０００３】ＤＲＡＭデバイスの集積度がますます高く
なってきているので、回路部品の寸法を小さくすること
が常に要請される。セルの寸法が小さくなる時、処理工
程の歩留まりがまた減少する。このことは、セルの寸法
が0.25μｍよりも小さい場合には特にそうである。アレ
イを製造する際の典型的な問題点には、構造体の設計、
光工程の整合の余裕度、薄膜沈着の整合度、エッチング
の縦横比、欠陥密度、および処理工程で発生する粒子が
ある。
【０００４】
【課題を解決するための手段】したがって、前記で説明
した問題点に対応できそして処理工程での歩留まりが高
くかつ丈夫で信頼性の高いメモリ・セル構造体がますま
す要請されている。本発明の開示に従い、従来の製造方
法および構造体が有するこれらの欠点および問題点に対
応した方法および構造体が得られる。
【０００５】本発明に従い、充填された王冠型メモリ・
セルは、記憶ノード・プラグ（王冠型セル・プラグ）
と、後で作成されるポリシリコン円柱体またはそれと同
等の３次元構造体とを有することができる。
【０００６】また別の実施例では、本発明に従う充填さ
れた王冠型メモリ・セルを製造する方法は、下記の段
階、すなわち、（１）記憶ノード接触体（メモリ・セル
・プラグ）を作成する段階、（２）メモリ・セル側壁を
作成する段階、（３）分離されたメモリ・セルを作成す
るためにおよびメモリ・セルを電気的に分離するため
に、王冠型ポリシリコンを再びエッチングする段階およ
びコア酸化物（ＰＳＧ）を除去する段階、を有すること
ができる。
【０００７】本発明の１つの技術的利点は、充填された
王冠型メモリ・セルを製造する方法が得られることであ
る。また別の技術的利点は、単純な形状を有する充填さ
れた王冠型メモリ・セルが得られることである。また別
の技術的利点は、機械的に良好な安定度を備えた充填さ
れた王冠型メモリ・セルが得られることである。また別
の技術的利点は、リソグラフィの際の大幅な不整合に対
して設計が許容度を有することである。
【０００８】下記の図面および説明を参照するならば、
当業者にはその他の技術的利点については容易に分かる
であろう。
【０００９】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明およびその利点のいくつかをさらに完全に
理解することができるであろう。
【００１０】図１および図２を参照することにより、本
発明の実施例およびこれらの実施例の利点を最もよく理
解することができる。図１および図２において、同等の
部品および対応する部品には同等の参照番号が付されて
いる。
【００１１】図１は、本発明の１つの実施例による充填
された王冠型メモリ・セルの横断面図である。充填され
た王冠型メモリ・セル１００は深いＮ形ウエル１０２
と、アレイＰ形ウエル１０４とを有する。Ｎ形ウエル１
０２はＢ+注入により作成することができ、およびアレ
イＰ形ウエル１０４は深いＮ形ウエル１０２の頂部の上
にリン不純物を注入して作成することができる。アレイ
Ｐ形ウエル１０４を制御された環境の下で酸素に触れさ
せることにより、アレイＰ形ウエル１０４の表面の上に
パッド酸化物層（ＳｉＯ2）（図示されていない）をま
ず成長させることによって、シリコンの局所酸化（ＬＯ
ＣＯＳ、Local Oxidation of Silicon）分離領域１０６
を作成することができる。その後パッド酸化物層の上
に、窒化シリコン（Ｓｉ3Ｎ4）（図示されていない）を
沈着することができる。次に従来の方法を用いて、これ
らの層をレジストを用いてパターンに作成し、それによ
り窒化物層をエッチングにより除去することによって浅
い分離領域１０６の幅が定められる。
【００１２】窒化物により被覆される領域は活性領域で
あり、そして窒化物により被覆されない領域は分離領域
になるであろう。Ｓｉ3Ｎ4がいったんパターンに作成さ
れそしてエッチングが行われると、基板に第２酸化工程
を行うことができる。この第２酸化工程により、ＳｉＯ
2が実質的に分離領域の中だけに成長する。この基本的
なＬＯＣＯＳ処理工程を変更した処理工程を用いてま
た、変更された分離構造体を作成することができる。
【００１３】充填された王冠型メモリ・セル１００はさ
らに、（ＷＳｉ2／ポリシリコンの積層体で構成され
た）第１ゲート（ＦＧ、first gate）積層体１０８と、
ポリシリコン・プラグ１１０と、ＷＳｉ2／ポリシリコ
ンの積層体１１２を備えたＢＬと、ホウ・リン酸ケイ化
物（ＢＰＳＧ、boronphosphosilicate glass）層１１４
と、薄い窒化物層１１６とを有する。薄い窒化物層１１
６はＳｉ3Ｎ4であることができる。王冠型酸化物リン・
ケイ化物ガラス（ＰＳＧ、phosphorus silicateglass）
湿式エッチングの期間中に第１ＢＰＳＧ層１１４が除去
されることを防止するために、薄い窒化物層１１６が10
〜50ｎｍの範囲に熱的に沈着される。メモリ・セルの中
を充填するためにおよび平坦化工程を支援するために、
ＢＰＳＧが用いられる。ビット線路接触体（ＢＬＣＴ、
bitline contact）１１８はモート（moat）に直接に接
触するビット線路である。
【００１４】図２は、本発明による充填された王冠型メ
モリ・セルを作成する処理工程の流れ図である。図１と
図２との両方を参照するならば、段階２０２において、
ＴＥＯＳ／Ｏ3前駆物質および添加不純物ガスＰＨ3／Ｂ
2Ｈ6を用いた化学蒸着により、第２ＢＰＳＧ層１３０が
沈着される。
【００１５】段階２０４において、高温低圧沈着（ＨＬ
Ｄ、high temperature and low pressure deposition）
を用いて、酸化物層１３２が作成される。例えば、テト
ラエトキシシラン（tetraethoxysilane）（「ＴＥＯ
Ｓ」）前駆物質を用いて、ＳｉＯ2の層を作成すること
ができる。酸化物層１３２の作成は、メモリ・セルを平
坦化するためのまた別のＢＰＳＧの沈着および再流動の
後に行うことができる。整合しそして不純物が添加され
ないＳｉＯ2層を作成する従来の沈着技術のいずれを用
いても、酸化物層１３２を作成することができる。酸化
物層が作成されるが、これは第１ＢＰＳＧ層１１４を湿
気による劣化から部分的に保護するためである。この沈
着は約600℃から約700℃までの範囲の温度で実行するこ
とができる。１つの実施例では680℃で実行することが
できる。酸化物層１３２は約100Åから1000Åまでの範
囲の厚さを有することができる。１つの実施例では500
Åの厚さを有する。
【００１６】段階２０６において、停止体窒化物層１３
４を沈着することができる。停止体窒化物層１３４は、
下側の層が湿式エッチングにより除去されないように保
護する機能を果たす。停止体窒化物層１３４は、Ｓｉ3
Ｎ4または任意のプラズマ窒化物であることができる。
停止体窒化物層１３４は、酸化物層１３２の頂部の上に
化学蒸着工程で沈着することができる。この工程は、典
型的には炉の中で実行される高温低圧化学蒸着（ＬＰＣ
ＶＤ、low pressure chemical vapor deposition）のよ
うな整合沈着（conformal deposition）であることがで
きる。この沈着は約650℃から約800℃までの範囲の温度
で実行することができる。１つの実施例では780℃で実
行することができる。停止体窒化物層１３４は、ポリシ
リコン／窒化物のエッチングの選択度およびストレスの
条件に応じて、約200Åから約1000Åまでの範囲の厚さ
を有することができる。１つの実施例では、停止体窒化
物層１３４は約700Åの厚さを有する。
【００１７】段階２０８において、停止体窒化物層１３
４の上に第１ポリシリコン層１３６を沈着することがで
きる。このことは、前記で説明したＬＰＣＶＤ炉ポリシ
リコン沈着により達成することができる。この沈着は約
540℃から約700℃までの範囲の温度で実行することが
できる。１つの実施例では、アモルファス・シリコン沈
着により記憶ノード接触体（ＳＮＣＴ、storage node c
ontact）を充填するために、540℃で実行することがで
きる。第１ポリシリコン層１３６は約1000Åから約1500
Åまでの厚さを有することができる。１つの実施例で
は、第１ポリシリコン層１３６は1200Åの厚さを有す
る。
【００１８】第１ポリシリコン層１３６には、約1.0×1
020／ｃｍ3から約4.5×1020／ｃｍ3までの範囲の濃度を
有するＮ形不純物の添加を行うことができる。１つの実
施例では、約1.5×1020／ｃｍ3の添加不純物濃度を用い
ることができる。他の適切な添加不純物濃度を用いるこ
ともできる。段階２１０において、第１ポリシリコン層
１３６にＳＮＣＴホールとして選択的にエッチングを行
うことができる。このことは、フォトリソグラフィを用
いそしてその後にポリシリコン・エッチングを行うこと
により達成することができる。従来のフォトリソグラフ
ィ技術のいずれかを用いることができる。１つの実施例
では、ＳＮＣＴのパターンを用いることができる。パタ
ーンに作成されたＳＮＣＴ領域の中の露出された第１ポ
リシリコン層１３６のその部分を除去することにより少
なくとも２個の隙間（図示されていない）を開けるため
に、フォトリソグラフィが実行される。第１ポリシリコ
ン層１３６はＳＮＣＴの深いホール・エッチングのため
のハード・マスクとして用いられる。
【００１９】段階２１２において、停止体窒化物層１３
４の上および第１ポリシリコン層１３６の上および段階
２１０によって作成された隙間の中に、第２ポリシリコ
ン層１３８を沈着することができる。従来のいずれかの
沈着技術を用いて、このことを実行することができる。
１つの実施例では、ＬＰＣＶＤ炉ポリシリコンを用いる
ことができる。この沈着は約540℃から約600℃までの範
囲の温度で実行することができる。１つの実施例では、
580℃で実行することができる。第２ポリシリコン層１
３８は約800Åから約1200Åまでの厚さを有することが
できる。１つの実施例では1000Åの厚さを有する。
【００２０】第２ポリシリコン層１３８にはまた、約1.
0×1020／ｃｍ3から約 4.5×1020／ｃｍ3までの範囲の
濃度を有するＮ形不純物の添加を行うことができる。１
つの実施例では、約1.5×1020／ｃｍ3の添加不純物濃度
を用いることができる。他の適切な添加不純物濃度を用
いることもできる。
【００２１】段階２１４において、従来の沈着技術のい
ずれかを用いて、第２ポリシリコン層１３８に選択的エ
ッチングを行うことができる。１つの実施例では、電子
サイクロトロン共振（ＥＣＲ、electron cyclotron res
onation）エッチング剤を用いることができる。段階２
１４を実行することにより、残っている第２ポリシリコ
ン層１３８から複数個の側壁スペーサが作成される。こ
れらの側壁スペーサは、段階２１０で作成された隙間
（図示されていない）の近傍の第１ポリシリコン層１３
６の内側に作成される。
【００２２】段階２１６において、酸化物層１３２およ
び第２ＢＰＳＧ層１３０に選択的に再びエッチングが行
われる。従来のエッチング技術のいずれかを用いること
ができる。１つの実施例では、ＳＮＣＴ乾式エッチング
を用いることができる。このことは、ＳｉＮ4、Ｓｉ
Ｏ2、Ｓｉ3Ｎ4またはＳｉＯ2乾式エッチングを用いて達
成することができる。この段階が完了すると、充填され
た王冠型メモリ・セル１００の上側表面の中に隙間が作
成され、そしてこの隙間はポリシリコン・プラグ１１０
にまで延びている。
【００２３】段階２１８において、第３ポリシリコン層
１４２を沈着することができる。この沈着は、従来の沈
着技術のいずれかにより実行することができる。１つの
実施例では、ＬＰＣＶＤ炉ポリシリコンを用いることが
できる。この沈着は約540℃から約700℃までの範囲の温
度で実行することができる。１つの実施例では約580℃
で実行することができる。第３ポリシリコン層１４２は
約800Åから約1500Åまでの厚さを有することができ
る。１つの実施例では1200Åの厚さを有する。
【００２４】第３ポリシリコン層１４２にはまた、約1.
0×1020／ｃｍ3から約4.5×1020／ｃｍ3までの範囲の濃
度を有するＮ形不純物の添加を行うことができる。１つ
の実施例では、約1.5×1020／ｃｍ3の添加不純物濃度を
用いることができる。他の適切な添加不純物濃度も用い
ることもできる。
【００２５】第３ポリシリコン層１４２は、ポリシリコ
ン・プラグ１１０にまで延長されおよび第１ポリシリコ
ン層１３６と第２ポリシリコン層１３８とを覆ってい
る、隙間を充填する。
【００２６】段階２２０において、第３ポリシリコン層
１４２の頂部の上に、リン・ケイ化物ガラス（ＰＳＧ、
phosphorus silicate glass）層（図示されていない）
またはＰ形不純物が添加されたガラスを沈着することが
できる。従来の沈着技術のいずれか用いても、このこと
を実行することができる。１つの実施例では、ＬＰＣＶ
Ｄ炉ＴＥＯＳ／ＰＨ3を用いることができる。この沈着
は約400℃から約550℃までの範囲の温度で実行すること
ができる。１つの実施例では約480℃で実行することが
できる。ＰＳＧ層（図示されていない）は約1000Åから
約8000Åまでの厚さを有することができる。１つの実施
例では5000Åの厚さを有する。
【００２７】段階２２２において、酸化物エッチングに
よりＰＳＧ層（図示されていない）を選択的にエッチン
グすることができる。このことはフォトリソグラフィを
用いることにより達成することができる。従来のフォト
リソグラフィ技術のいずれかを用いることができる。１
つの実施例では、記憶ノード・パターンを用いて記憶ノ
ード寸法を定めることができる。フォトリソグラフィを
実行することにより、記憶ノードの幅が定められおよび
隣接するノード間の分離距離が定められる。
【００２８】段階２２４において、第３ポリシリコン層
１４２の選択的エッチングを行うことができる。従来の
エッチング技術のいずれかを用いることができる。１つ
の実施例では、ＰＳＧに対するＳＮ乾式エッチングを用
いることができる。この段階が完了すると、ＰＳＧ層
（図示されていない）は記憶セルを定める。
【００２９】段階２２６において、ＰＳＧ層（図示され
ていない）を選択的にエッチングすることにより露出さ
れたポリシリコン層１４２の部分を除去するために、第
２ポリシリコン層１３８に再び選択的エッチングを行う
ことができる。従来のエッチング技術のいずれかを用い
ることができる。１つの実施例では、ポリシリコン乾式
エッチングを用いることができる。この段階が完了する
と、記憶ノードが分離される。したがって記憶セルは、
記憶ノード・ポリシリコン接続を用いないで分離され
る。
【００３０】段階２２８において、第４ポリシリコン層
１４６を沈着することができる。このことは、従来の沈
着技術のいずれかを用いることにより実行することがで
きる。１つの実施例では、ＬＰＣＶＤ炉ポリシリコンを
用いることができる。この沈着は約540℃から約700℃ま
での範囲の温度で実行することができる。１つの実施例
では約580℃で実行することができる。第４ポリシリコ
ン層１４６は約300Åから約1200Åまでの幅を有するこ
とができる。１つの実施例では1000Åの幅を有する。
【００３１】第４ポリシリコン層１４６にはまた、約1.
0×1020／ｃｍ3から約4.5×1020／ｃｍ3までの範囲の濃
度を有するＮ形不純物の添加を行うことができる。１つ
の実施例では、約4.5×1020／ｃｍ3の添加不純物濃度を
用いることができる。他の適切な添加不純物濃度も用い
ることができる。
【００３２】段階２３０において、第４ポリシリコン層
１４６に再び選択的エッチングを行うことができる。こ
のエッチングは、周縁の上のポリシリコンを除去するた
めにおよびメモリ・セル（記憶ノード）のおのおのを分
離するために実行される。従来のエッチング技術のいず
れかを用いることができる。１つの実施例では、ポリシ
リコン乾式エッチングを用いることができる。この段階
が完了すると、そのおのおのが王冠の形状を有する複数
個の記憶ノードが作成される。これらの記憶ノードのお
のおのは、他の記憶ノードから分離される。
【００３３】段階２３２において、以前にエッチングさ
れなくて残っているＰＳＧ層（図示されていない）が選
択的に除去される。この除去は、従来の除去技術のいず
れかにより実行することができる。
【００３４】段階２３４において、凹凸のあるポリシリ
コン層１４８の沈着を実行することができる。凹凸のあ
る適切なポリシリコンは東京電子会社（Tokyo electron
Limited）（東京、日本）から入手することができる。
凹凸のあるポリシリコン層１４８の沈着は図１の構造体
であり、そして図１の構造体に対するオプションまたは
付加されるものである。この沈着は、従来の沈着技術の
いずれかにより実行することができる。１つの実施例で
は、ＬＰＣＶＤ炉ポリシリコンを用いることができる。
この沈着は約565℃から約580℃までの範囲の温度で実行
することができる。１つの実施例では約575℃で実行す
ることができる。凹凸のあるポリシリコン層１４８は約
300Åから約1000Åまでの厚さを有することができる。
１つの実施例では500Åの厚さを有する。
【００３５】段階２３６において、凹凸のあるポリシリ
コン層１４８に再びエッチングを行うことができる。従
来のエッチング技術のいずれかを用いることができる。
１つの実施例では、ポリシリコン乾式エッチングを用い
ることができる。この段階が完了すると、凹凸のあるポ
リシリコン層１４８の半球状表面により、分離される王
冠型セルのおのおのはその表面面積領域が２倍になるこ
とが可能である。
【００３６】段階２３８において、凹凸のあるポリシリ
コン層１４８にＮ形不純物を添加することができる。こ
の不純物添加は、従来の不純物添加技術のいずれかによ
り実行することができる。１つの実施例では、ＰＨ3気
相不純物添加によるリン不純物添加を用いることができ
る。この不純物添加は約700℃から約850℃までの範囲の
温度で実行することができる。１つの実施例では、この
不純物添加は約850℃、約５分間で実行することができ
る。
【００３７】段階２４０において、このデバイスの上に
誘電体１５０を沈着することができる。誘電体１５０は
デバイス全体の表面領域を被覆することができる。適切
な誘電体としては、Ｓｉ3Ｎ4および酸化物がある。１つ
の実施例では、Ｓｉ3Ｎ4を誘電体として用いることがで
き、およびＳｉ3Ｎ4をデバイスの上にコンデンサを作成
するのに用いることができる。この誘電体の沈着には、
従来の沈着技術のいずれかにより実行することができ
る。１つの実施例では、ＬＰＣＶＤ炉窒化物（または単
一ウエハ高速熱化学蒸着）を用いることができる。この
沈着は、約650℃から約800℃までの範囲の温度で実行す
ることができる。１つの実施例では、この沈着は約745
℃で実行することができる。誘電体は約40Åから約70Å
までの厚さを有することができる。１つの実施例では60
Åの厚さを有する。ある環境の中では、多重誘電体の層
を用いることが好ましいことがある。
【００３８】段階２４２において、オプションで誘電体
１５０を酸化することができる。このことは、炉酸化お
よび単一のウエハ反応器の中の高速熱酸化を用いること
により達成することができる。電子的記憶容量を改善す
るためにおよびセルの漏洩を小さくするために、このこ
とが実行される。
【００３９】段階２４４において、プレート・ポリシリ
コン層１５２を沈着することができる。この沈着は、従
来の沈着技術のいずれかにより実行することができる。
１つの実施例では、ＬＰＣＶＤ炉ポリシリコン（または
単一ウエハ・ポリシリコン沈着反応器）を用いることが
できる。この沈着は約540℃から約700℃までの範囲の温
度で実行することができる。１つの実施例では、この沈
着は約545℃で実行することができる。プレート・ポリ
シリコン層１５２は約1000Åから約2000Åまでの厚さを
有することができる。１つの実施例では約1200Åの厚さ
を有する。
【００４０】プレート・ポリシリコン層１５２にはま
た、約1.0×1020／ｃｍ3から約4.5×1020／ｃｍ3までの
範囲の濃度を有するＮ形不純物の添加を行うことができ
る。１つの実施例では、4.5×1020／ｃｍ3の添加不純物
濃度を用いることができる。他の適切な添加不純物濃度
も用いることができる。
【００４１】段階２４６において、プレート・ポリシリ
コン層１５２に選択的にエッチングを行うことができ
る。このエッチングはフォトリソグラフィを用いて達成
することができる。従来のフォトリソグラフィ技術のい
ずれかを用いることができる。１つの実施例では、メモ
リ・セル領域を被覆するフォトレジストを備えたプレー
ト・パターンを用いることができる。金属および貫通孔
接触体を通してプレート電圧を加えてデバイスの動作を
制御するために、フォトリソグラフィが実行される。プ
レート・ポリシリコン層はデバイスを被覆し、そして付
加的なプレート・パターンおよびプレート・ポリシリコ
ン・エッチングの後、メモリ・セルのみの頂部の上にプ
レート・ポリシリコン層が残る（一方、周縁の上には残
らない）。ポリシリコン乾式エッチングのような付加的
なエッチングをまた実行することができる。この段階が
完了すると、プレート・ポリシリコン層１５２はメモリ
・セル領域の中だけに残る。
【００４２】本発明の充填された王冠型メモリ・セルの
利点は、製造工程が隔日であること、および単純な構造
で機械的安定度が良好であること、およびメモリ・セル
の製造中における欠陥密度および粒子発生が低いことで
ある。特に、本発明の充填された王冠型メモリ・セルは
良好な粘着基板を備えた窒化物停止体を用い、そしてこ
の粘着基板の上にメモリ・セルを配置することができ
る。窒化物停止体は、誘電体沈着の前に、コアＳＮ酸化
物（ＰＳＧ、ＰＢＳＧ、またはＮＳＧ）に対する除去の
停止体としての役割を果たすことができる。記憶セルの
底部の停止体窒化物の場合には、ポリシリコンと酸化物
の異なる核発生率を有する記憶ノード・ポリシリコンと
酸化物の接合表面に典型的に起こることが可能である潜
伏（インキュベーション（incubation））の問題点は存
在しない。ポリシリコンに対するよりも酸化物に対して
はインキュベーション（誘電体窒化物の沈着を開始する
までの時間）をさらに長くすることが要求されるから、
ポリシリコンの上よりも酸化物の上の薄い誘電体窒化物
は、酸化物とポリシリコンとの間の接合において高い記
憶セル漏洩を経験するであろう。停止体窒化物およびピ
ンチ・オフＳＮＣＴとＳＮポリシリコン充填ＳＮＣＴと
を用いることにより、記憶セル全体が構造体全体の中で
安定的に充填され、そしてトーチ王冠型セル（torch cr
own cell）を用いることから生ずる王冠持上げ（crown
lifting）の問題点を解決することができる。したがっ
てＳＮＣＴとプラグとの間に不整合がたとえあっても、
王冠持上げの可能性はさらに小さくなる。
【００４３】それに加えて、誘電体とプレート・ポリシ
リコンとの被覆段階（薄膜適合度）は、従来の部分的に
完成されたＤＲＡＭセルの被覆段階に比べて改良され
る。
【００４４】図２の工程の流れ図は、それに記載されて
いる項目に限定されることを意味するものではない。さ
らに、セル誘電体沈着の前に、製造された充填記憶王冠
型ノードの頂部の上に付加的な工程を加えることができ
る。このような付加的な工程の１つの例は、凹凸のある
ポリシリコンの沈着と凹凸のあるポリシリコンのその後
のエッチング、またはアモルファス・シリコンの上に選
択的に成長することができそしてこのアモルファス・シ
リコンを凹凸のあるポリシリコンの形状に類似の半球状
の形状を有するポリシリコン結晶に変換することができ
る、半球状粒状体（ＨＳＧ、hemispherical grain）の
沈着である。
【００４５】前記の詳細な説明により本発明が具体的に
説明されたが、本発明の範囲内において種々の変更が可
能であることは当業者には容易に理解されるであろう。
【００４６】以上の説明に関して更に以下の項を開示す
る。 （１） 部分的に完成したダイナミック・ランダム・ア
クセス・メモリ・セルの上にＢＰＳＧ層を作成する段階
と、前記ＢＰＳＧ層の上に酸化物層を作成する段階と、
前記酸化物層の上に停止体窒化物層を作成する段階と、
前記停止体窒化物層の上に第１ポリシリコン層を作成す
る段階と、前記第１ポリシリコン層の上に第２ポリシリ
コン層を作成する段階と、前記酸化物層と前記ＢＰＳＧ
層の部分を選択的に除去する段階と、前記第２ポリシリ
コン層の上に第３ポリシリコン層を作成する段階と、第
４ポリシリコン層を作成する段階と、少なくとも１個の
メモリ・セルを分離する段階と、を有する半導体メモリ
・デバイスのための充填された王冠型メモリ・セルを製
造する方法。 （２） 第１項記載の方法において、前記停止体窒化物
層の上に第１ポリシリコン層を作成する前記段階が前記
停止体窒化物層の上に前記第１ポリシリコン層を沈着す
る段階と、少なくとも１個の隙間を作成するために前記
第１ポリシリコン層の部分を選択的に除去する段階と、
を有する前記方法。 （３） 第１項記載の方法において、前記第１ポリシリ
コン層の上に第２ポリシリコン層を作成する前記段階が
前記第１ポリシリコン層の上に前記第２ポリシリコン層
を沈着する段階と、前記第１ポリシリコン層に隣接する
複数個の側壁スペーサを作成するために前記第２ポリシ
リコン層の部分を選択的に除去する段階と、を有する前
記方法。
【００４７】（４） 第１項記載の方法において、前記
第２ポリシリコン層の上に第３ポリシリコン層を作成す
る前記段階が前記第２ポリシリコン層の上に前記第３ポ
リシリコン層を沈着する段階および複数個の隙間を充填
する段階と、前記第３ポリシリコン層の部分を選択的に
除去する段階と、前記第２ポリシリコン層の部分を選択
的に除去する段階と、を有する前記方法。 （５） 第１項記載の方法において、前記第４ポリシリ
コン層を作成する前記段階が前記第４ポリシリコン層の
部分を沈着する段階と、前記第４ポリシリコン層の部分
を選択的に除去する段階と、を有する前記方法。 （６） 第１項記載の方法において、前記停止体窒化物
が高温低圧化学蒸着により沈着される前記方法。 （７） 第１項記載の方法において、前記停止体窒化物
がＳｉ3Ｎ4およびプラズマ窒化物を含む群から選定され
る前記方法。 （８） 第１項記載の方法において、前記第２ポリシリ
コン層および前記第３ポリシリコン層にＮ形不純物の添
加が行われる前記方法。 （９） 第１項記載の方法において、凹凸のあるポリシ
リコン層を作成する段階と、前記凹凸のあるポリシリコ
ン層の部分を除去する段階と、をさらに有する前記方
法。 （１０） 第９項記載の方法において、部分的に作成さ
れた充填王冠型メモリ・セルの頂部の上に誘電体層を作
成する段階と、前記誘電体層の頂部の上にプレート・ポ
リシリコンの層を作成する段階と、プレート・ポリシリ
コンの前記層の部分を除去する段階と、をさらに有する
前記方法。
【００４８】（１１） ゲート領域と、ソース領域と、
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の上に配置された絶縁体層とを有し、および前記ドレイ
ン領域の一部分の上に配置された前記絶縁体層の中の記
憶ノード接触体領域をさらに有する、部分的ダイナミッ
ク・ランダム・アクセス・メモリ・セルと、前記絶縁体
層の上の停止体窒化物層と、前記停止体窒化物層の上に
作成されおよび前記層を通して前記記憶ノード接触体領
域にまで延長された複数個の王冠型メモリ・セルと、を
有するダイナミック・ランダム・アクセス・メモリ・セ
ルの充填された王冠形メモリ・セルを形成するための構
造体。 （１２） 第１１項記載の構造体において、前記複数個
の王冠型メモリ・セルが前記停止体窒化物の上に配置さ
れた第１ポリシリコン層と、前記第１ポリシリコン層に
隣接して配置されおよびその中に作成された複数個の隙
間を有する第２ポリシリコン層と、前記第２ポリシリコ
ン層と前記第１ポリシリコン層との上に配置されおよび
前記複数個の隙間を充填する第３ポリシリコン層と、を
有する前記構造体。 （１３） 第１２項記載の構造体において、前記複数個
の王冠型メモリ・セルが前記第３ポリシリコン層の上に
配置されたＰＳＧ層と、前記第３ポリシリコン層の上に
配置された第４ポリシリコン層と、をさらに有する前記
構造体。 （１４） 第１３項記載の構造体において、前記複数個
の王冠型メモリ・セルが凹凸のあるポリシリコン層と、
前記凹凸のあるポリシリコン層を形成する誘電体層と、
前記誘電体層の上に作成されたプレート・ポリシリコン
の層と、をさらに有する前記構造体。
【００４９】（１５） ゲート領域と、ソース領域と、
ドレイン領域と、前記ソース領域と前記ドレイン領域と
の上に配置された絶縁体層とを有し、および前記ドレイ
ン領域の一部分の上に配置された前記絶縁体層の中の記
憶ノード接触体領域をさらに有する、部分的ダイナミッ
ク・ランダム・アクセス・メモリ・セルと、部分的に完
成された前記ダイナミック・ランダム・アクセス・メモ
リ・セルの上に作成されたＢＰＳＧ層と、前記ＢＰＳＧ
層の上に作成された酸化物層と、前記酸化物層の上に作
成された停止体窒化物層と、前記停止体窒化物層の上に
作成された第１ポリシリコンの層と、前記第１ポリシリ
コンの層の上に作成された第２ポリシリコンの層と、前
記第２ポリシリコンの層の上に作成された第３ポリシリ
コンの層と、第４ポリシリコンの層と、を有するダイナ
ミック・ランダム・アクセス・メモリ・セルの中に用い
られる充填された王冠型メモリ・セル。 （１６） 第１５項記載の充填された王冠型メモリ・セ
ルにおいて、前記停止体窒化物がＳｉ3Ｎ4およびプラズ
マ窒化物を含む群から選定される前記充填された王冠型
メモリ・セル。 （１７） 第１５項記載の充填された王冠型メモリ・セ
ルにおいて、凹凸のあるポリシリコン層と、前記凹凸の
あるポリシリコン層の上の誘電体層と、前記誘電体層の
上に作成されたプレート・ポリシリコンの層と、をさら
に有する前記充填された王冠型メモリ・セル。 （１８） 第１５項記載の充填された王冠型メモリ・セ
ルにおいて、前記第２ポリシリコン層および前記第３ポ
リシリコン層にＮ形不純物の添加が行われる前記充填さ
れた王冠型メモリ・セル。 （１９） 第１７項記載の充填された王冠型メモリ・セ
ルにおいて、前記凹凸のあるポリシリコン層が半球状の
表面を有する前記充填された王冠型メモリ・セル。
【００５０】（２０） 充填された王冠型メモリ・セル
が開示される。１つの実施例では、充填された王冠型メ
モリ・セルは記憶ノード・プラグ（王冠型セル・プラ
グ）および後で作成されるポリシリコンの円柱体または
それと同等の３次元構造体を有する。 また別の実施例では、本発明による充填された王冠型メ
モリ・セルを製造する方法は下記の段階、すなわち、
（１）記憶ノード接触体（メモリ・セル・プラグ）を作
成する段階、（２）メモリ・セル側壁を作成する段階、
（３）分離されたメモリ・セルを作成するためにおよび
メモリ・セルを電気的に分離するために王冠型ポリシリ
コンを再びエッチングする段階およびコア酸化物（ＰＳ
Ｇ）を除去する段階、を有する。
【図面の簡単な説明】
【図１】本発明の１つの実施例に従う充填された王冠型
メモリ・セルの横断面図。
【図２】本発明の１つの実施例に従う充填された王冠型
メモリ・セルを作成するための方法を示した流れ図。
【符号の説明】
１００ 充填された王冠型メモリ・セル １１４、１３０ ＢＰＳＧ層 １３２ 酸化物層 １３４ 停止体窒化物層 １３６ 第１ポリシリコン層 １３８ 第２ポリシリコン層 １４２ 第３ポリシリコン層 １４６ 第４ポリシリコン層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 部分的に完成したダイナミック・ランダ
    ム・アクセス・メモリ・セルの上にＢＰＳＧ層を作成す
    る段階と、 前記ＢＰＳＧ層の上に酸化物層を作成する段階と、 前記酸化物層の上に停止体窒化物層を作成する段階と、 前記停止体窒化物層の上に第１ポリシリコン層を作成す
    る段階と、 前記第１ポリシリコン層の上に第２ポリシリコン層を作
    成する段階と、 前記酸化物層と前記ＢＰＳＧ層の部分を選択的に除去す
    る段階と、 前記第２ポリシリコン層の上に第３ポリシリコン層を作
    成する段階と、 第４ポリシリコン層を作成する段階と、 少なくとも１個のメモリ・セルを分離する段階と、を有
    する半導体メモリ・デバイスのための充填された王冠型
    メモリ・セルを製造する方法。
  2. 【請求項２】 ゲート領域と、ソース領域と、ドレイン
    領域と、前記ソース領域と前記ドレイン領域との上に配
    置された絶縁体層とを有し、および前記ドレイン領域の
    一部分の上に配置された前記絶縁体層の中の記憶ノード
    接触体領域をさらに有する、部分的ダイナミック・ラン
    ダム・アクセス・メモリ・セルと、 前記絶縁体層の上の停止体窒化物層と、 前記停止体窒化物層の上に作成されおよび前記層を通し
    て前記記憶ノード接触体領域にまで延長された複数個の
    王冠形メモリ・セルと、を有するダイナミック・ランダ
    ム・アクセス・メモリ・セルの充填された王冠形メモリ
    ・セルを形成するための構造体。
JP11217476A 1998-07-30 1999-07-30 充填された王冠型メモリ・セル Pending JP2000058796A (ja)

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