JP2011205143A

JP2011205143A - キャパシタを有する半導体装置およびその製造方法

Info

Publication number: JP2011205143A
Application number: JP2011154660A
Authority: JP
Inventors: Toshinori Morihara; 敏則森原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 1999-11-10
Filing date: 2011-07-13
Publication date: 2011-10-13

Abstract

【課題】信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳトランジスタ２０のソース／ドレイン領域１２の一方に電気的に接続されたストレージノード１は、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５に設けられた開口部６の側壁および底壁に沿って形成されており、かつ互いに間隔をあけて配置された複数の結晶粒を表面に有している。キャパシタ誘電体層２はストレージノード１上を覆い、かつストレージノード１の表面の結晶粒の間隔の１／２未満の膜厚Ｃを有している。
【選択図】図１２

Description

本発明は、キャパシタを有する半導体装置およびその製造方法に関し、より特定的には、粗面形状のキャパシタを有する半導体装置およびその製造方法に関するものである。

近年、コンピュータなどの情報機器のめざましい普及によって、半導体装置の需要が急速に拡大している。また機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。

半導体装置の中で記憶情報のランダムな入出力が可能なものとしてＤＲＡＭ（Dynamic Random Access Memory）が一般的に知られている。このＤＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメモリセルアレイと、外部との入出力のためにメモリセルアレイ内のメモリセルを制御する周辺回路とから構成されている。

このようなＤＲＡＭの半導体チップ上において、メモリセルアレイは大きな面積を占めている。このメモリセルアレイは、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配列されて形成されている。このメモリセルは、通常、１個のＭＯＳ（Metal Oxide Semiconductor）トランジスタと、これに接続された１個のキャパシタとから構成されており、１トランジスタ１キャパシタ型のメモリセルとして広く知られている。

図２３は、従来のキャパシタを有する半導体装置として、ＤＲＡＭのメモリセルの構成を示す概略断面図である。図２３を参照して、トレンチ分離１２３により電気的に分離されたシリコン基板１１１の表面には、複数個のＭＯＳトランジスタ１２０が形成されている。

ＭＯＳトランジスタ１２０は、ＬＤＤ（Lightly Doped Drain）構造の１対のソース／ドレイン領域１１２と、ゲート酸化膜１１３と、ゲート電極層１１４とを有している。ゲート電極層１１４は、不純物が導入された多結晶シリコン層（以下、ドープトポリシリコン層と称する）１１４ａと、タングステンシリサイド（ＷＳｉ2）層１１４ｂとを有している。

ゲート電極層１１４上にはシリコン窒化膜１１５が形成されており、その周囲を覆うようにシリコン酸化膜１１６が形成されている。１対のソース／ドレイン領域１１２の一方にはパッド層１１７ａが、他方にはビット線１１７ｂが各々接続されている。パッド層１１７ａとビット線１１７ｂとＭＯＳトランジスタ１２０とを覆うようにシリコン基板１１１の表面全面に層間絶縁層１１８が形成されている。この層間絶縁層１１８の孔１１８ａ内には、パッド層１１７ａと接するようにプラグ層１１９が埋込まれている。層間絶縁層１１８上には、シリコン窒化膜１２４と、ＢＰＴＥＯＳ（Boro Phospho Tetra Ethyl Ortho Silicate）膜１０４とが形成されている。これらのシリコン窒化膜１２４およびＢＰＴＥＯＳ膜１０４には、ストレージノード用の開口部１０６が形成されている。

キャパシタ１１０は、ストレージノード１０１と、キャパシタ誘電体層１０２と、セルプレート１０３とを有している。ストレージノード１０１は、開口部１０６の側壁および底壁に沿って形成され、かつプラグ層１１９およびパッド層１１７ａを介してソース／ドレイン領域１１２に電気的に接続されている。セルプレート１０３は、キャパシタ誘電体層１０２を介してストレージノード１０１と対向するように形成されている。

次に、従来のキャパシタを有する半導体装置の製造方法について説明する。
図２４〜図２８は、従来のキャパシタを有する半導体装置の製造方法を工程順に示す概略断面図である。図２４を参照して、トレンチ分離１２３が形成されたシリコン基板１１１の表面に、ＭＯＳトランジスタ１２０、パッド層１１７ａ、ビット線１１７ｂなどが形成される。この後、それらの表面上を覆うように層間絶縁層１１８が形成され、パッド層１１７ａに電気的に接続するプラグ層１１９が形成される。そして、層間絶縁層１１８の表面全面に、シリコン窒化膜１２４とＢＰＴＥＯＳ膜１０４とが形成される。

図２５を参照して、これらのシリコン窒化膜１２４およびＢＰＴＥＯＳ膜１０４に、通常の写真製版技術およびエッチング技術によりストレージノード用の開口部１０６が形成される。

図２６を参照して、表面全面に、不純物が導入された非晶質シリコン層（以下、ドープトアモルファスシリコン層と称する）１０１が形成された後、粗面化処理が施される。これにより、表面が粗面化したドープトポリシリコン層１０１が形成される。

図２７を参照して、開口部１０６内にフォトレジスト１３１が埋込まれる。このフォトレジスト１３１をマスクとして、少なくともＢＰＴＥＯＳ膜１０４の上面が露出するまで全面に異方性エッチング（エッチバック）が施される。この後、フォトレジスト１３１が除去される。

図２８を参照して、上記エッチバックにより、開口部１０６の側壁および底壁に沿うようにドープトポリシリコン層１０１が残存されて、ストレージノード１０１が形成される。この後、フッ酸とフッ化アンモニウムの混合液を用いたバッファフッ酸（ＢＨＦ）により自然酸化膜が除去される。

そして、キャパシタ誘電体層１０２およびセルプレート１０３が形成されて、図２３に示すキャパシタ１１０を有する半導体装置が製造される。

従来のキャパシタを有する半導体装置には、信頼性が低いという問題点があった。以下、そのことについて詳細に説明する。

（１）上述したように粗面化処理されたストレージノード１０１は、図２９に示すようにドープトポリシリコンよりなる下地層１０１ａ上にシリコンの結晶粒１０１ｂが成長した構成を有している。この状態で、従来例では、自然酸化膜除去のためにＢＨＦによるエッチングが施される。しかし、このＢＨＦはフッ酸とフッ化アンモニウムの混合液を含んでおり、このフッ化アンモニウムによってシリコンがエッチングされる。

このため、図２９において結晶粒１０１ｂが下地層１０１ａから容易に剥がれ、その剥がれた結晶粒１０１ｂが図３０に示すようにＢＰＴＥＯＳ膜１０４ａ上面に付着するおそれがある。この場合、再付着した結晶粒１０１ｂにより、隣り合うストレージノード１０１同士がショートされる可能性があるため、半導体装置の信頼性が低くなる。

（２）また従来、図２７と図２８との工程におけるエッチバックは異方性エッチングにより行なわれていた。この異方性エッチングでは、エッチングの異方性によりパターンの側壁に沿って残渣が生じる。このため、エッチバック後には、図３１に示すようにストレージノード１０１の上端部は側壁に沿った鋭利な先端部１０１ｃとなる。

この後、自然酸化膜除去のためにＢＨＦによるエッチングを行なうと、図３２および図３３に示すようにＢＰＴＥＯＳ膜１０４の上面が除去されて、先端部１０１ｃがＢＰＴＥＯＳ膜１０４上面から突出する。このように突出した先端部１０１ｃは、後工程の洗浄時の振動などで容易に折れて剥がれる。剥がれた先端部１０１ｃは、ＢＰＴＥＯＳ膜１０４上面に付着するおそれがある。この場合、上記（１）と同様、ストレージノード１０１間のショートが生じ、半導体装置の信頼性が低下する。

（３）また、自然酸化膜除去にＢＨＦのかわりにフッ酸水溶液（ＨＦ＋Ｈ₂Ｏ）を用いることも考えられる。しかし、この場合、導電性付与のためにストレージノード１０１中に含まれていたＰ（リン）が図３４に示すようにストレージノード１０１表面からリン酸（ＰＯ₃）となってフッ酸水溶液中に溶出する。これによりストレージノード１０１の導電性が低下するため、キャパシタ容量の低下が生じ、半導体装置の信頼性が低下する。

（４）また、図３５に示すようにストレージノード１０１表面の結晶粒１０１ｂ同士の間隔が狭い場合、この結晶粒１０１ｂ間にセルプレート１０３が十分に入り切らない。このため、ストレージノード１０１とセルプレート１０３との対向面積が減少してキャパシタ容量の低下が生じ、半導体装置の信頼性が低下する。

それゆえ本発明の目的は、信頼性の高い半導体装置およびその製造方法を提供することである。

本発明の一の局面に従うキャパシタを有する半導体装置は、半導体基板と、シリコン窒化膜と、第１のシリコン酸化膜と、第２のシリコン酸化膜と、キャパシタの下部電極とを備えている。半導体基板は主表面に導電領域を有している。シリコン窒化膜は、半導体基板の主表面上に形成されている。第１のシリコン酸化膜は、シリコン窒化膜上に形成されており、不純物を含んでいる。第２のシリコン酸化膜は、第１のシリコン酸化膜上に形成され、かつ実質的に不純物を含まないように形成されている。シリコン窒化膜と第１および第２のシリコン酸化膜とには開口部が形成されている。キャパシタの下部電極は、導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿って形成されている。

本発明の一の局面に従うキャパシタを有する半導体装置では、第１のシリコン酸化膜上に形成された第２のシリコン酸化膜は、第１のシリコン酸化膜とは異なり、リンやボロンなどの不純物を実質的に含んでいない。このため、第２のシリコン酸化膜は第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくく、エッチングストッパの役割をなす。このため、下部電極表面の自然酸化膜の除去にフッ酸水溶液を用いることができる。このフッ酸によるエッチングでは、フッ化アンモニウムを含むバッファフッ酸によるエッチングよりもシリコンがエッチングされにくい。よって、下部電極のシリコン結晶粒がシリコンの下地層から剥がれることを防止でき、下地電極間のショートを防止できるため、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極の上端部は、第２のシリコン酸化膜の上面より下側に位置している。

これにより、第２のシリコン酸化膜の上面から突出した下部電極の上端部が折れることによる下部電極間のショートが防止され、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極はシリコンを含む材質よりなっている。下部電極には導電性を与える不純物がシリコンの固溶限度の不純物濃度で導入されている。

これにより、下部電極は高い導電性を有するため、大きなキャパシタ容量を確保でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、第１のシリコン酸化膜は、有機系材料を原料としてリンおよびボロンを含むように形成されており、第２のシリコン酸化膜は、有機系材料を原料として実質的に不純物を含まないように形成されている。

これにより、第２のシリコン酸化膜を第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくくすることができる。

本発明の他の局面に従うキャパシタを有する半導体装置は、半導体基板と、絶縁層と、キャパシタの下部電極と、キャパシタ誘電体層とを備えている。半導体基板は、主表面に導電領域を有している。絶縁層は、半導体基板の主表面上に形成され、かつ開口部を有している。キャパシタの下部電極は、導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿い、かつ互いに間隔をあけて配置された複数の結晶粒を表面に有している。キャパシタ誘電体層は、下部電極上を覆い、かつ下部電極の表面の結晶粒の間隔の１／２未満の膜厚を有している。

本発明の他の局面に従うキャパシタを有する半導体装置では、キャパシタ誘電体層が、下部電極表面の結晶粒の間隔の１／２未満の膜厚を有するため、この結晶粒間を完全に埋込むことはない。このため、下部電極の結晶粒間に上部電極が入り込むことができ、下部電極と上部電極との対向面積が大きくなるため、大きいキャパシタ容量が確保でき、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極と開口部の側壁との間に、キャパシタ誘電体層を介して下部電極と対向するように形成されたキャパシタの上部電極がさらに備えられている。

これにより、下部電極の絶縁層側表面およびその反対側表面の双方において上部電極と対向させることができるため、キャパシタ容量を増大でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、絶縁層は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有している。上部電極は下部電極とシリコン酸化膜の側壁との間に形成されており、下部電極とシリコン窒化膜の側壁とは接している。

このシリコン窒化膜が下部電極上端部と密着しているため、下部電極の開口部側壁に沿う部分が製造工程時に倒れることを防止することができる。

本発明の一の局面に従うキャパシタを有する半導体装置の製造方法は以下の工程を備えている。

まず半導体基板の主表面に導電領域が形成される。そして半導体基板の主表面上に、シリコン窒化膜が形成される。そしてシリコン窒化膜上に、不純物を含む第１のシリコン酸化膜が形成される。そして第１のシリコン酸化膜上に、実質的に不純物を含まない第２のシリコン酸化膜が形成される。そしてシリコン窒化膜と第１および第２のシリコン酸化膜とに開口部が形成される。そして導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿うキャパシタの下部電極が形成される。そしてフッ酸水溶液によるエッチングが施される。そしてエッチング後に下部電極を覆うようにキャパシタ誘電体層が形成される。

本発明の一の局面に従うキャパシタを有する半導体装置の製造方法では、第１のシリコン酸化膜上に形成された第２のシリコン酸化膜は、第１のシリコン酸化膜とは異なり、リンやボロンなどの不純物を実質的に含んでいない。このため、第２のシリコン酸化膜は、第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくくエッチングストッパの役割をなす。よって、下部電極表面の自然酸化膜除去にフッ酸水溶液を用いることができる。このフッ酸によるエッチングでは、フッ化アンモニウムを含むバッファフッ酸によるエッチングよりもシリコンがエッチングされにくい。よって、下部電極のシリコン結晶粒がシリコンの下地層から剥がれることを防止でき、下部電極間のショートを防止できるため、半導体装置の信頼性が向上する。

上記局面において好ましくは、表面の複数の結晶粒が互いに間隔をあけて位置するように下部電極には粗面処理が施される。キャパシタ誘電体層形成後の下部電極表面の結晶粒の粒径は、粗面処理が施された直後の下部電極表面の結晶粒の粒径以下であり、かつ下部電極表面の結晶粒が下部電極から剥がれる粒径よりも大きい。

これにより、下部電極表面の結晶粒の剥がれを防止でき、下部電極間のショートを防止できる。なお、本願において「下部電極の結晶粒が下部電極から剥がれる粒径」とは、粗面処理が施された直後の下部電極表面の結晶粒の粒径の１０００分の１未満の粒径のことである。

本発明の他の局面に従うキャパシタを有する半導体装置の製造方法は、以下の工程を備えている。

まず、半導体基板の主表面に導電領域が形成される。そして半導体基板の主表面上に、開口部を有する絶縁層が形成される。そして導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿うように絶縁層上に導電層が形成される。そして開口部内のみにマスク層が形成される。そして等方性エッチングを施して導電層のマスク層から露出した部分を除去することで、開口部側壁に沿う部分の上端部が絶縁層の上面よりも下方に位置するキャパシタの下部電極が導電層から形成される。

本発明の他の局面に従うキャパシタを有する半導体装置の製造方法では、上端面が絶縁層の上面よりも下方に位置するようキャパシタが形成される。このため、絶縁層の上面から突出した下部電極の上端部が折れることによる下部電極間のショートを防止でき、半導体装置の信頼性が向上する。

まず半導体基板の主表面に導電領域が形成される。そして半導体基板の主表面上に、開口部を有する絶縁層が形成される。そして導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿うキャパシタの下部電極が形成される。そしてリンを加えたフッ酸水溶液を用いて下部電極にエッチングが施される。

本発明の他の局面に従うキャパシタを有する半導体装置の製造方法では、リンを加えて飽和させたフッ酸水溶液を用いることで、フッ酸水溶液中の水と下部電極中のリンとの反応が防止される。このため、下部電極中からリンが溶出することが防止され、キャパシタの導電性を良好に維持できるため、大きなキャパシタ容量を確保でき、半導体装置の信頼性が向上する。

本発明の他の局面に従うキャパシタを有する半導体装置の製造方法は以下の工程を備えている。

まず半導体基板の主表面に導電領域が形成される。そして半導体基板の主表面上に、開口部を有する絶縁層が形成される。そして導電領域に電気的に接続され、かつ開口部の側壁および底壁に沿い、かつ複数の結晶粒を表面に有するキャパシタの下部電極が形成される。そして下部電極の表面の複数の結晶粒の間隔を制御するためのエッチングが施される。そして下部電極上を覆い、かつ下部電極の表面の結晶粒の間隔の１／２未満の膜厚を有するキャパシタ誘電体層が形成される。

本発明の他の局面に従うキャパシタを有する半導体装置の製造方法では、キャパシタ誘電体層が、下部電極表面の結晶粒の間隔の１／２未満の膜厚を有するため、この結晶粒間を完全に埋込むことはない。このため、下部電極の結晶粒間に上部電極が入り込むことができ、下部電極と上部電極との対向面積が大きくなるため、大きいキャパシタ容量を確保でき、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極は複数の孔を有するように形成される。複数の孔を通じて絶縁層の側壁をエッチングすることにより、下部電極と絶縁層の側壁との間に隙間が形成される。その隙間内においてキャパシタ誘電体層を介在して下部電極と対向するようにキャパシタの上部電極が形成される。

これにより、下部電極の絶縁層側表面およびその反対側表面の双方にて上部電極と対向させることができるため、キャパシタ容量を増大でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、絶縁層を形成する工程は、シリコン酸化膜を形成する工程と、シリコン酸化膜上にシリコン窒化膜を形成する工程とを有している。隙間は、下部電極とシリコン酸化膜の側壁との間に形成される。

このシリコン窒化膜が下部電極上端部と密着しているため、製造工程時に下部電極の開口部側壁に沿う部分が倒れることを防止することができる。

本発明の一の局面に従うキャパシタを有する半導体装置では、第１のシリコン酸化膜上に形成された第２のシリコン酸化膜は、第１のシリコン酸化膜とは異なり、リンやボロンなどの不純物を実質的に含んでいない。このため、第２のシリコン酸化膜は、第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくく、エッチングストッパの役割をなす。このため、下部電極表面の自然酸化膜の除去にフッ酸水溶液を用いることができる。このフッ酸によるエッチングでは、フッ化アンモニウムを含むバッファフッ酸によるエッチングよりもシリコンがエッチングされにくい。よって、下部電極のシリコン結晶粒がシリコンの下地層から剥がれることを防止でき、下地電極間のショートを防止できるため、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極の上端部は、第２のシリコン酸化膜の上面より下側に位置している。これにより、第２のシリコン酸化膜の上面から突出した下部電極の上端部が折れることによる下部電極間のショートが防止され、半導体装置の信頼性が向上する。

上記局面において好ましくは、下部電極はシリコンを含む材質よりなっている。下部電極には導電性を与える不純物がシリコンの固溶限度の不純物濃度で導入されている。これにより、下部電極は高い導電性を有するため、大きなキャパシタ容量を確保でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、第１のシリコン酸化膜は、有機系材料を原料としてリンおよびボロンを含むように形成されており、第２のシリコン酸化膜は、有機系材料を原料として実質的に不純物を含まないように形成されている。これにより、第２のシリコン酸化膜を第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくくすることができる。

上記局面において好ましくは、下部電極と開口部の側壁との間に、キャパシタ誘電体層を介して下部電極と対向するように形成されたキャパシタの上部電極がさらに備えられている。これにより、下部電極の絶縁層側表面およびその反対側表面の双方において上部電極と対向させることができるため、キャパシタ容量を増大でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、絶縁層は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有している。上部電極は下部電極とシリコン酸化膜の側壁との間に形成されており、下部電極とシリコン窒化膜の側壁とは接している。このシリコン窒化膜が下部電極上端部と密着しているため、製造工程時に下部電極の開口部側壁に沿う部分が倒れることを防止することができる。

上記局面において好ましくは、表面の複数の結晶粒が互いに間隔をあけて位置するように下部電極には粗面処理が施される。キャパシタ誘電体層形成後の下部電極表面の結晶粒の粒径は、粗面処理が施された直後の下部電極表面の結晶粒の粒径以下であり、かつ下部電極表面の結晶粒が下部電極から剥がれる粒径よりも大きい。これにより、下部電極表面の結晶粒の剥がれを防止でき、下部電極間のショートを防止できる。

上記局面において好ましくは、第１のシリコン酸化膜は、有機系材料を原料としてリンおよびボロンを含むように形成され、第２のシリコン酸化膜は、有機系材料を原料として実質的に不純物を含まないように形成される。これにより、第２のシリコン酸化膜を第１のシリコン酸化膜よりもフッ酸水溶液にエッチングされにくくすることができる。

上記局面において好ましくは、下部電極は複数の孔を有するように形成される。複数の孔を通じて絶縁層の側壁をエッチングすることにより、下部電極と絶縁層の側壁との間に隙間が形成される。その隙間内においてキャパシタ誘電体層を介在して下部電極と対向するようにキャパシタの上部電極が形成される。これにより、下部電極の絶縁層側表面およびその反対側表面の双方にて上部電極と対向させることができるため、キャパシタ容量を増大でき、半導体装置の信頼性がより向上する。

上記局面において好ましくは、絶縁層を形成する工程は、シリコン酸化膜を形成する工程と、シリコン酸化膜上にシリコン窒化膜を形成する工程とを有している。隙間は、下部電極とシリコン酸化膜の側壁との間に形成される。このシリコン窒化膜が下部電極上端部と密着しているため、製造工程時に下部電極の開口部側壁に沿う部分が倒れることを防止することができる。

本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図１のストレージノードを拡大して示す図である。本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法の第１工程を示す概略断面図である。本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法の第２工程を示す概略断面図である。本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法の第３工程を示す概略断面図である。本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法の第４工程を示す概略断面図である。本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法の第５工程を示す概略断面図である。本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図８のストレージノードの上端部を拡大して示す図である。本発明の実施の形態２におけるキャパシタを有する半導体装置の製造方法を示す概略断面図である。本発明の実施の形態３におけるキャパシタを有する半導体装置の製造方法を示すストレージノード部の図である。本発明の実施の形態４におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図１２のストレージノードの上端部を拡大して示す図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図１４のストレージノードを拡大して示す図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第１工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第２工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第３工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第４工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第５工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第６工程を示す概略断面図である。本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法の第７工程を示す概略断面図である。従来のキャパシタを有する半導体装置の構成を概略的に示す断面図である。従来のキャパシタを有する半導体装置の製造方法の第１工程を示す概略断面図である。従来のキャパシタを有する半導体装置の製造方法の第２工程を示す概略断面図である。従来のキャパシタを有する半導体装置の製造方法の第３工程を示す概略断面図である。従来のキャパシタを有する半導体装置の製造方法の第４工程を示す概略断面図である。従来のキャパシタを有する半導体装置の製造方法の第５工程を示す概略断面図である。従来のキャパシタを有する半導体装置においてストレージノードの剥がれを説明するための図である。ストレージノードの剥がれによるショートの発生を説明するための概略断面図である。従来のキャパシタを有する半導体装置においてストレージノードの上端部に鋭利な先端部が生ずる様子を示す概略断面図である。ストレージノードの先端部が絶縁層上面よりも突出する様子を示す概略断面図である。先端部が突出する様子を拡大して示す図である。ストレージノードからリンがフッ酸水溶液中に溶出する様子を示す図である。ストレージノード表面の結晶粒の間隔が狭い状態を示す図である。

以下、本発明の実施の形態について図に基づいて説明する。
実施の形態１
図１は、本発明の実施の形態１におけるキャパシタを有する半導体装置の構成を概略的に示す断面図である。図１を参照して、トレンチ分離２３により電気的に分離されたシリコン基板１１の表面には、ＭＯＳトランジスタ２０が形成されている。なおトレンチ分離２３は、シリコン基板の表面に形成された溝内を絶縁層などで埋め込んだ構成を有している。

このＭＯＳトランジスタ２０は、１対のソース／ドレイン領域１２と、ゲート絶縁層１３と、ゲート電極層１４とを有している。１対のソース／ドレイン領域１２は、ＬＤＤ構造を有しており、互いに所定の距離を隔てて配置されている。ゲート電極層１４は、１対のソース／ドレイン領域１２に挟まれる領域上にゲート絶縁層１３を介して形成されている。ゲート絶縁層１３は、たとえばシリコン酸化膜よりなっている。ゲート電極層１４は、たとえばドープトポリシリコン層１４ａとタングステンシリサイド層１４ｂとの２層構造よりなっている。

ゲート電極層１４上にはシリコン窒化膜１５が形成されており、その周囲はたとえばシリコン酸化膜よりなる絶縁層１６により覆われている。１対のソース／ドレイン領域の一方にはパッド層１７ａが、他方にはビット線１７ｂが各々に接続されている。これらのパッド層１７ａ、ビット線１７ｂおよびＭＯＳトランジスタ２０を覆うように表面全面に層間絶縁層１８が形成されている。この層間絶縁層１８に設けられた孔１８ａには、プラグ層１９がパッド層１７ａと接するように埋込まれている。このプラグ層１９に電気的に接続するようにキャパシタ１０が形成されている。

層間絶縁層１８上には、シリコン窒化膜（Ｓｉ₃Ｎ₄）２４と、有機系材料であるＴＥＯＳ（Tetra Etyle Ortho Silicate）を原料としてＢ（ボロン）、Ｐ（リン）を有するように形成されたシリコン酸化膜（以下、ＢＰＴＥＯＳ膜と称する）４と、ＴＥＯＳを原料として実質的に不純物を含まないように形成されたシリコン酸化膜（以下、ＴＥＯＳ膜と称する）５とが積層されている。シリコン窒化膜２４はたとえば３０〜５０ｎｍ、ＢＰＴＥＯＳ膜４はたとえば１〜２μｍ、ＴＥＯＳ膜５はたとえば１００〜４００ｎｍの厚みで各々形成されている。これらのシリコン窒化膜２４とＢＰＴＥＯＳ膜４とＴＥＯＳ膜５とには、層間絶縁層１８の上表面に達する開口部６が形成されている。

キャパシタ１０は、ストレージノード１と、キャパシタ誘電体層２と、セルプレート３とを有しており、そのストレージノード１は粗面構造を持つ抜き型円筒キャパシタ構造を有している。ストレージノード１は、開口部６の側壁および底壁に沿って形成され、かつ粗面を有している。このストレージノード１の粗面は、図２に示すように多結晶シリコンよりなる下地層１ａ上にシリコンの結晶粒１ｂが成長した構成を有する。キャパシタ誘電体層２はこのストレージノード１上を覆うように形成され、たとえばシリコン酸化膜とシリコン窒化膜との積層構造よりなっている。セルプレート３は、このキャパシタ誘電体層２を挟んでストレージノード１と対向するように形成され、たとえばドープトポリシリコンよりなっている。

次に本実施の形態の製造方法について説明する。
図３〜図７は、本発明の実施の形態１におけるキャパシタを有する半導体装置の製造方法を工程順に示す概略断面図である。図３を参照して、トレンチ分離２３が形成されたシリコン基板１１の表面に、たとえばシリコン酸化膜よりなるゲート絶縁層１３が形成される。このゲート絶縁層１３上に、ドープトポリシリコン層１４ａとタングステンシリサイド層１４ｂとシリコン窒化膜１５とシリコン酸化膜１６ａとが積層して形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、ドープトポリシリコン層１４ａ、タングステンシリサイド層１４ｂとからゲート電極層（ワード線）１４が形成される。この後、ゲート電極層１４などをマスクとしてシリコン基板１１に不純物を注入することにより、比較的低濃度の不純物領域が形成される。

ゲート電極１４の側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサ状のシリコン酸化膜１６ｂが形成される。この後、ゲート電極層１４およびシリコン酸化膜１６ｂなどをマスクとしてシリコン基板１１に不純物を注入することにより、比較的高濃度の不純物領域が形成される。この比較的高濃度の不純物領域と前述の比較的低濃度の不純物領域とにより、ＬＤＤ構造をなす１対のソース／ドレイン領域１２が形成される。

この後、１対のソース／ドレイン領域１２の各々に接するようにパッド層１７ａおよびビット線１７ｂが形成される。このパッド層１７ａ、ビット線１７ｂおよびＭＯＳトランジスタ２０を覆うように層間絶縁層１８が形成される。この層間絶縁層１８には、通常の写真製版技術およびエッチング技術により、パッド層１７ａの上面を露出する孔１８ａが形成される。この孔１８ａ内を埋込むようにプラグ層１９が形成される。

この後、シリコン窒化膜２４がたとえば３０〜５０ｎｍの厚みで形成され、ＢＰＴＥＯＳ膜４がたとえば１〜２μｍの厚みで形成され、ＴＥＯＳ膜５がたとえば１００〜４００ｎｍの厚みで形成される。

図４を参照して、通常の写真製版技術およびエッチング技術（たとえばドライエッチング）により、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５がパターニングされ、層間絶縁層１８およびプラグ層１８の上面を露出するストレージノード用の開口部６が形成される。なお、シリコン窒化膜２４は、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５のエッチングの際にエッチングストッパーの役割をなす。

図５を参照して、表面全面にドープトアモルファスシリコン層１が形成される。この後、シアン化ガスを吹き付けることにより、ドープトアモルファスシリコン層１を結晶化させるとともに表面に粒成長を行なわしめて粗面のドープトポリシリコン層１が形成される。

図６を参照して、開口部６内にフォトレジスト３１が埋込まれる。この状態で、フォトレジスト３１をマスクとして、ＴＥＯＳ膜５の上面が露出するまでエッチバックが施される。この後、フォトレジスト３１がたとえばアッシングにより除去される。

図７を参照して、このエッチバックにより、ＴＥＯＳ膜５の上面が露出し、粗面のドープトポリシリコン層よりなるストレージノード１が形成される。この後、フッ酸水溶液を用いてエッチングをすることにより、自然酸化膜が除去される。そして図１に示すようにたとえばシリコン酸化膜とシリコン窒化膜との積層構造よりなるキャパシタ誘電体層２と、たとえばドープトポリシリコン層よりなるセルプレート３とが各々ＣＶＤ法により形成されて、キャパシタ１０を有する半導体装置が完成する。

本実施の形態では、図７に示すようにＢＰＴＥＯＳ膜４上にＴＥＯＳ膜５が形成されている。このＴＥＯＳ膜５はＢＰＴＥＯＳ膜４よりもフッ酸にエッチングされにくい材質である。このため、フッ酸水溶液を用いてストレージノード１の自然酸化膜をエッチングする場合でも、ＴＥＯＳ膜５の上面がエッチングにより大幅に後退することは防止できる。

またフッ酸はＢＨＦのようにフッ化アンモニウムを含んでいないためシリコンをほとんどエッチングしない。このため、フッ酸水溶液によるエッチングでは、ストレージノード１表面の結晶粒が下地のシリコン層から剥がれることが防止される。よって、ストレージノード１間のショートが防止されて信頼性の高い半導体装置を得ることができる。

なお、この自然酸化膜除去のためのフッ酸水溶液によるエッチングでは、ストレージノード１のシリコンはほとんどエッチングされない。このため、図１、図２に示すキャパシタ誘電体層２形成後のストレージノード１表面の結晶粒の大きさ（粒径）Ａは、図５に示す粗面化処理直後のストレージノード１表面の結晶粒の大きさと実質的に同じかそれよりも少し小さい程度であり、その結晶粒が下地のシリコン層から剥がれない程度の粒径にすることができる。

ここで、ストレージノード１表面の結晶粒が下地のシリコン層から剥がれない程度の粒径とは、粗面化処理直後のストレージノード１表面の結晶粒の粒径の１０００分の１以上である。つまり、粗面化処理直後のストレージノード１表面の結晶粒の粒径をｄとすると、キャパシタ誘電体層２形成後のストレージノード１表面の結晶粒の粒径Ａは、ｄ≧Ａ≧ｄ／１０００を満たす。

実施の形態２
図８は本発明の実施の形態２におけるキャパシタを有する半導体装置の構成を概略的に示す断面図であり、図９は図８のストレージノードの上端部付近を拡大して示す図である。

図８および図９を参照して、本実施の形態では、図１に示す実施の形態１の構成と比較して、ストレージノード１の上端部がＴＥＯＳ膜５の上面よりも図中下側へ後退している点において異なる。

なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。

次に本実施の形態の製造方法について説明する。
図１０は、本発明の実施の形態２におけるキャパシタを有する半導体装置の製造方法を示す概略断面図である。

本実施の形態の製造方法は、まず図３〜図６に示す実施の形態１と同様の工程を経る。そして図６を参照して、フォトレジスト３１を開口部６に埋込んだ状態で、等方性エッチングが表面全面に施される。この等方性エッチングとしては、たとえばＮＨ₄ＯＨなどのウエットエッチングが用いられる。

図１０を参照して、この等方性エッチングでは、エッチングが等方的に行なわれるため、パターンの側壁などに残渣が生じることは防止される。これにより、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５の側壁にストレージノード１の鋭利な先端部が残存することはない。またこれにより、ストレージノード１の上端はＴＥＯＳ膜５の上面よりも図中下側へ後退した形状となる。この後、フォトレジスト３１が除去され、さらに実施の形態１と同様の後工程を経て、図８および図９に示す本実施の形態のキャパシタ１０を有する半導体装置が完成する。

本実施の形態では、図１０に示すようにストレージノード１形成のためのエッチングが等方性により行なわれる。このため、ＢＰＴＥＯＳ膜４およびＴＥＯＳ膜５の側壁に図３２および図３３に示すような鋭利な先端部１０１が生ずることはない。したがって、このような鋭利な先端部１０１が折れることによってストレージノード１同士がショートされることはなく、信頼性の高い半導体装置を得ることができる。

実施の形態３
本実施の形態のキャパシタを有する半導体装置の構成は、図８および図９に示す実施の形態２の構成と比較して、ストレージノード１中の不純物濃度において異なる。つまり本実施の形態では、ストレージノード１中には、シリコンの固溶限度の濃度（１×１０²¹ｃｍ^-3程度）で、たとえばリンが導入されている。なお、ストレージノード１中に含まれる不純物はリンに限られず、Ａｓ（砒素）、Ｂ（ボロン）が固溶限度の不純物濃度で導入されていてもよい。

なお、これ以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。

次に本実施の形態の製造方法について説明する。
図１１は、本発明の実施の形態３におけるキャパシタを有する半導体装置の製造方法を示すストレージノード部分の概略断面図である。

本実施の形態の製造方法は、まず図３〜図６に示す実施の形態１と同様の工程を経た後、図１０に示す実施の形態２と同様の工程を経る。これにより、粗面のドープトポリシリコンよりなるストレージノード１が形成される。この状態からフォトレジスト３１が除去された後、図１１に示すようにフッ酸水溶液にリンを加えた溶液（ＨＦ＋Ｈ₂Ｏ＋Ｐ）を用いたエッチングにより自然酸化膜が除去される。

この溶液中では、予めリンが飽和するように加えられており、そのリンが水溶液中の水分と反応してリン酸（ＰＯ₃）を予め形成している。つまり、溶液中の水分が既にリンと反応しているため、この溶液を用いてもストレージノード１中のリンがリン酸として溶液中へ溶出することは防止される。

この後、実施の形態２と同様の後工程を経ることにより、図８および図９に示す本実施の形態のキャパシタ１０を有する半導体装置が完成する。

本実施の形態では、上述したように、フッ酸水溶液に予めリンが加えられた溶液を用いて、自然酸化膜除去のためのエッチングが行なわれる。このため、ストレージノード１中のリンがリン酸となって溶液中に溶出することは防止され、ストレージノード１においてリンをシリコンの固溶限度の不純物濃度で維持することができる。これにより、ストレージノード１は高い導電性を有するため、大きなキャパシタ容量を確保することができ、信頼性の高い半導体装置を得ることができる。

実施の形態４
図１２は本発明の実施の形態４におけるキャパシタを有する半導体装置の構成を概略的に示す断面図であり、図１３は図１２のストレージノードの上端部を拡大して示す図である。

図１２および図１３を参照して、本実施の形態の構成は、図８および図９に示す実施の形態２または３の構成と比較して、ストレージノード１表面の結晶粒の間隔とキャパシタ誘電体層２の膜厚とについて異なる。つまり本実施の形態では、図１３に示すストレージノード１表面の結晶粒１ｂの間隔Ｂとキャパシタ誘電体層２の膜厚Ｃとの関係は、Ｂ＞２×Ｃを満たす。これにより、表面の結晶粒１ｂの間にセルプレート３が入り込み、この部分においてもストレージノード１とセルプレート３とが対向する。

なお、これ以外の構成については、上述した実施の形態２または３の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。

次に本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、図３〜図６に示す実施の形態１と同様の工程を経た後、図１０に示す実施の形態２と同様の工程を経る。これにより、粗面のドープトポリシリコンよりなるストレージノード１が形成される。この状態からフォトレジスト３１が除去された後、ＢＨＦによってストレージノード１をエッチングすることにより、ストレージノード１表面の結晶粒１ｂの間隔が制御される。

その後、フッ酸水溶液またはリンを含むフッ酸水溶液により自然酸化膜が除去された後、図１２および図１３に示すようにストレージノード１の表面を覆うようにキャパシタ誘電体層２がＣＶＤ法により形成される。このキャパシタ誘電体層２の膜厚Ｃは、ストレージノード１表面の結晶粒１ｂの間隔Ｂとの間で、Ｂ＞２×Ｃの関係を満たす膜厚とされる。この後、ドープトポリシリコンよりなるセルプレート３がＣＶＤ法により形成されて本実施の形態のキャパシタ１０を有する半導体装置が完成する。

本実施の形態では、キャパシタ誘電体層２が、ストレージノード１表面の結晶粒１ｂの間隔Ｂの１／２未満の膜厚を有するため、この結晶粒１ｂ間を完全に埋込むことはない。このため、結晶粒１ｂ間にセルプレート３が入り込むことができ、ストレージノード１とセルプレート３との対向面積を大きくすることができる。これにより、大きいキャパシタ容量を確保できるため、信頼性の高い半導体装置を得ることができる。

実施の形態５
図１４は本発明の実施の形態５におけるキャパシタを有する半導体装置の構成を概略的に示す断面図であり、図１５は図１４のストレージノード部分を拡大して示す図である。

図１４および図１５を参照して、本実施の形態の構成は、図１２および図１３に示す実施の形態４の構成と比較して、ストレージノード１に孔が形成されている点、ＢＰＴＥＯＳ膜４上にシリコン窒化膜２１が形成されている点、およびストレージノード１とＢＰＴＥＯＳ膜４の側面との間にキャパシタ誘電体層２およびセルプレート３が位置している点において異なる。

つまり、本実施の形態の構成では、ストレージノード１は、孔を有しながらも、それぞれ図示しない領域で下地層１ａまたは結晶粒１ｂが互いに接続されてストレージノード１を構成している。この結晶粒１ｂの間隔Ｂとキャパシタ誘電体層２の膜厚Ｃとの関係は、Ｂ＞２×Ｃを満たしている。これにより、結晶粒１ｂの間にはセルプレート３も位置している。

またストレージノード１とＢＰＴＥＯＳ膜４との間には間隔があいており、その間の領域にも、キャパシタ誘電体層２を介在してストレージノード１と対向するようにセルプレート３が形成されている。ストレージノード１の上端部はシリコン窒化膜２１の側面に接している。

またＢＰＴＥＯＳ膜４上に形成されたシリコン窒化膜２１の膜厚は、たとえば１００〜４００ｎｍである。

なお、これ以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。

次に、本実施の形態の製造方法について説明する。
図１６〜図２２は、本発明の実施の形態５におけるキャパシタを有する半導体装置の製造方法を工程順に示す概略断面図である。まず図１６を参照して、実施の形態１と同様、ＭＯＳトランジスタ２０、パッド層１７ａ、ビット線１７ｂなどを覆うように層間絶縁層１８が形成され、さらにプラグ層１９が形成される。この後、シリコン窒化膜２４が３０〜５０ｎｍの厚みで形成され、シリコン窒化膜２４上にＢＰＴＥＯＳ膜４が１〜２μｍの厚みで形成され、ＢＰＴＥＯＳ膜４上にシリコン窒化膜２１が１００〜４００ｎｍの厚みで形成される。

図１７を参照して、通常の写真整版技術およびエッチング技術により、シリコン窒化膜２４、ＢＰＴＥＯＳ膜４およびシリコン窒化膜２１がパターニングされて、ストレージノード用の開口部６が形成される。

図１８を参照して、ドープトアモルファスシリコン層１が表面全面に形成される。この後、シアン化ガスを吹き付けることによりドープトアモルファスシリコン層１が多結晶化するとともに、結晶粒が成長して粗面化されたドープトポリシリコン層１が形成される。

図１９を参照して、開口部６にフォトレジスト３１が埋込まれる。この状態で、フォトレジスト３１をマスクとしてシリコン窒化膜２１の上面が露出するまでエッチバックが施される。この後、フォトレジスト３１が、たとえばアッシングにより除去される。

図２０を参照して、上記のエッチバックにより、ドープトポリシリコン層１が開口部６内にのみ残されてストレージノード１が形成される。この後、ＢＨＦによってストレージノード１がエッチングされる。

図２１を参照して、これにより、ストレージノード１表面の結晶粒１ｂの間隔が制御される。なお、ストレージノード１には、粗面化処理が施された時点から孔が存在しているが、このＢＨＦのエッチングによってその孔の径は拡大する。この後、フッ酸水溶液またはリンを含むフッ酸水溶液によるエッチングが施される。

図２２を参照して、このエッチングにより、自然酸化膜が除去されるとともに、ストレージノード１の孔からエッチング液が浸透し、ＢＰＴＥＯＳ膜４の側壁も１００〜２００ｎｍの膜厚分だけ除去される。これにより、ストレージノード１とＢＰＴＥＯＳ膜４の側壁との間に隙間が生じる。この際、ストレージノード１の上端部はシリコン窒化膜２１の側壁と密着しているため、ストレージノード１の円筒部が倒れることが防止される。

この後、図１４および図１５に示すようにキャパシタ誘電体層２が形成される。このキャパシタ誘電体層２は、その膜厚Ｃとストレージノード１表面の結晶粒１ｂの間隔Ｂとの関係がＢ＞２×Ｃとなるように形成される。このキャパシタ誘電体層２を介してストレージノード１の円筒部内周面および外周面の双方と対向するようにドープトポリシリコンよりなるセルプレート３が形成されて、本実施の形態のキャパシタ１０を有する半導体装置が完成する。

本実施の形態では、図１４および図１５に示すようにセルプレート３がストレージノード１の円筒部の内周面および外周面の双方と対向している。このため、大きなキャパシタ容量を確保することができ、信頼性の高い半導体装置を得ることができる。

またＢＰＴＥＯＳ膜４上に形成されたシリコン窒化膜２１は、フッ酸水溶液によってエッチングされにくい材質である。このため、図２２に示すようにＢＰＴＥＯＳ膜４の側壁をエッチングした際にも、シリコン窒化膜２１の側壁はストレージノード１の上端部と密着している。このため、ストレージノード１の円筒部分の倒れを防止することができる。また、フッ酸水溶液によってシリコン窒化膜２１の上面が大幅にエッチング除去されることも防止できる。

なお、上記実施の形態１〜５においては、有機系材料を原料としてリンおよびボロンを含むように形成された第１のシリコン酸化膜４はＢＰＴＥＯＳ膜として説明したが、これ以外の材質であってもよい。また有機系材料を原料として実質的に不純物を含まないように形成された第２のシリコン酸化膜５はＴＥＯＳ膜として説明したが、これ以外の材質であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ストレージノード、１ａ下地層、１ｂ結晶粒、２キャパシタ誘電体層、３セルプレート、４ＢＰＴＥＯＳ膜、５ＴＥＯＳ膜、６開口部、１０キャパシタ、１１シリコン基板、１２ソース／ドレイン領域、２４シリコン窒化膜。

Claims

主表面に導電領域を有する半導体基板と、
前記半導体基板の主表面上に形成され、かつ開口部を有する絶縁層と、
前記導電領域に電気的に接続され、かつ前記開口部の側壁および底壁に沿い、かつ互いに間隔をあけて配置された複数の結晶粒を表面に有するキャパシタの下部電極と、
前記下部電極上を覆い、かつ前記下部電極の表面の前記結晶粒の間隔の１／２未満の膜厚を有するキャパシタ誘電体層とを備えた、キャパシタを有する半導体装置。
前記下部電極と前記開口部の側壁との間に、前記キャパシタ誘電体層を介して前記下部電極と対向するように形成された前記キャパシタの上部電極をさらに備えた、請求項１に記載のキャパシタを有する半導体装置。
前記絶縁層は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有し、
前記上部電極は前記下部電極と前記シリコン酸化膜の側壁との間に形成されており、前記下部電極と前記シリコン窒化膜の側壁とは接している、請求項２に記載のキャパシタを有する半導体装置。
半導体基板の主表面に導電領域を形成する工程と、
前記半導体基板の主表面上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、不純物を含む第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に、実質的に不純物を含まない前記第２のシリコン酸化膜を形成する工程と、
前記シリコン窒化膜と前記第１および第２のシリコン酸化膜とに開口部を形成する工程と、
前記導電領域に電気的に接続され、かつ前記開口部の側壁および底壁に沿うキャパシタの下部電極を形成する工程と、
フッ酸水溶液によるエッチングを施す工程と、
前記エッチング後に前記下部電極を覆うようにキャパシタ誘電体層を形成する工程とを備えた、キャパシタを有する半導体装置の製造方法。
表面の複数の結晶粒が互いに間隔をあけて位置するように前記下部電極に粗面処理が施され、
前記キャパシタ誘電体層形成後の前記下部電極表面の前記結晶粒の粒径は、前記粗面処理が施された直後の前記下部電極表面の前記結晶粒の粒径以下であり、かつ前記下部電極表面の前記結晶粒が前記下部電極から剥がれる粒径よりも大きい、請求項４に記載のキャパシタを有する半導体装置の製造方法。
前記第１のシリコン酸化膜は、有機系材料を原料としてリンおよびボロンを含むように形成され、
前記第２のシリコン酸化膜は、有機系材料を原料として実質的に不純物を含まないように形成される、請求項４または５に記載のキャパシタを有する半導体装置の製造方法。
半導体基板の主表面に導電領域を形成する工程と、
前記半導体基板の主表面上に、開口部を有する絶縁層を形成する工程と、
前記導電領域に電気的に接続され、かつ前記開口部の側壁および底壁に沿うように前記絶縁層上に導電層を形成する工程と、
前記開口部内のみにマスク層を形成する工程と、
等方性エッチングを施して前記導電層の前記マスク層から露出した部分を除去することで、前記開口部側壁に沿う部分の上端部が前記絶縁層の上面よりも下方に位置するキャパシタの下部電極を前記導電層から形成する工程とを備えた、キャパシタを有する半導体装置の製造方法。
半導体基板の主表面に導電領域を形成する工程と、
前記半導体基板の主表面上に、開口部を有する絶縁層を形成する工程と、
前記導電領域に電気的に接続され、かつ前記開口部の側壁および底壁に沿うキャパシタの下部電極を形成する工程と、
リンを加えたフッ酸水溶液を用いて前記下部電極にエッチングを施す工程とを備えた、キャパシタを有する半導体装置の製造方法。
半導体基板の主表面に導電領域を形成する工程と、
前記半導体基板の主表面上に、開口部を有する絶縁層を形成する工程と、
前記導電領域に電気的に接続され、かつ前記開口部の側壁および底壁に沿い、かつ複数の結晶粒を表面に有するキャパシタの下部電極を形成する工程と、
前記下部電極の表面の複数の結晶粒の間隔を制御するためのエッチングを施す工程と、
前記下部電極上を覆い、かつ前記下部電極の表面の結晶粒の間隔の１／２未満の膜厚を有するキャパシタ誘電体層を形成する工程とを備えた、キャパシタを有する半導体装置の製造方法。
前記下部電極は複数の孔を有するように形成され、
前記複数の孔を通じて前記絶縁層の側壁をエッチングすることにより、前記下部電極と前記絶縁層の側壁との間に隙間を形成する工程と、
前記キャパシタ誘電体層を介在して前記下部電極と対向するようにキャパシタの上部電極を前記隙間内に形成する工程とをさらに備えた、請求項９に記載のキャパシタを有する半導体装置の製造方法。
前記絶縁層を形成する工程は、シリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程とを有し、
前記隙間は、前記下部電極と前記シリコン酸化膜の側壁との間に形成される、請求項１０に記載のキャパシタを有する半導体装置の製造方法。