JPH098250A - 半球粒型ポリシリコン及び選択的ポリシリコン・エッチバックを用いるｄｒａｍセルの製造方法 - Google Patents
半球粒型ポリシリコン及び選択的ポリシリコン・エッチバックを用いるｄｒａｍセルの製造方法Info
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- JPH098250A JPH098250A JP8052074A JP5207496A JPH098250A JP H098250 A JPH098250 A JP H098250A JP 8052074 A JP8052074 A JP 8052074A JP 5207496 A JP5207496 A JP 5207496A JP H098250 A JPH098250 A JP H098250A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭメモリ・セル等において電荷蓄積容
量を増加させる。 【解決手段】 増加させた電荷蓄積容量を有するコンデ
ンサの蓄積ノード６４及びその製造方法。ドープされた
ポリシリコン領域６８が形成される。半球粒型ポリシリ
コンの薄膜層７０はドープされたポリシリコン領域６８
上に堆積される。ドープされたポリシリコン領域６８及
び半球粒型ポリシリコンの薄膜層７０は、ドープされた
ポリシリコン領域６８を半球粒型ポリシリコンの薄膜層
７０より速くエッチングするエッチング化合物を用いて
エッチングされ、蓄積ノード６４の上側表面６６の表面
領域を増加させる。
量を増加させる。 【解決手段】 増加させた電荷蓄積容量を有するコンデ
ンサの蓄積ノード６４及びその製造方法。ドープされた
ポリシリコン領域６８が形成される。半球粒型ポリシリ
コンの薄膜層７０はドープされたポリシリコン領域６８
上に堆積される。ドープされたポリシリコン領域６８及
び半球粒型ポリシリコンの薄膜層７０は、ドープされた
ポリシリコン領域６８を半球粒型ポリシリコンの薄膜層
７０より速くエッチングするエッチング化合物を用いて
エッチングされ、蓄積ノード６４の上側表面６６の表面
領域を増加させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体処理に関し、更に
詳細にはダイナミック・メモリの蓄積コンデンサに関連
する。
詳細にはダイナミック・メモリの蓄積コンデンサに関連
する。
【０００２】
【従来の技術及びその課題】小さい領域で十分な電荷蓄
積を得ることは、超ＬＳＩ（Ultra Large Scale Integr
ation ）ダイナミック・ランダム・アクセス・メモリ
（以下ＤＲＡＭ）技術の設計において最も求められてい
る課題の一つである。各メモリセルの電荷蓄積デバイス
は、より高密度のＤＲＡＭが増加するにつれて物理的に
更に小さな領域に合うことが求められている。各メモリ
セル内に割当てられる量を超える有効蓄積ノード領域を
増加させる新規のセル構造を用いることによって、ある
程度成功している。
積を得ることは、超ＬＳＩ（Ultra Large Scale Integr
ation ）ダイナミック・ランダム・アクセス・メモリ
（以下ＤＲＡＭ）技術の設計において最も求められてい
る課題の一つである。各メモリセルの電荷蓄積デバイス
は、より高密度のＤＲＡＭが増加するにつれて物理的に
更に小さな領域に合うことが求められている。各メモリ
セル内に割当てられる量を超える有効蓄積ノード領域を
増加させる新規のセル構造を用いることによって、ある
程度成功している。
【０００３】幾つかの方法は、半球粒型（hemispherica
l grain ）（以下ＨＳＧ）ポリシリコン（即ち、でこぼ
このポリ）を用いて電荷蓄積容量を増加させる。堆積さ
れるＨＳＧポリシリコンは１．６から２．２の率で表面
領域を増加（enhance ）させる。一つの方法において、
ＨＳＧポリシリコンの薄い層が堆積され、従来用いられ
ているリソグラフィ手段で現在製造可能なものよりずっ
と小さなサイズの擬似群パターン（pseudo archipelago
pattern）（関係する領域上の粒のサイズ及び間隔は必
ずしも一定ではない）を生成する。（５００オングスト
ロームより小さくされる群パターンは、電子ビーム・リ
ソグラフィで可能であるが、スループットが低くこのプ
ロセスは魅力的ではない。）図１ａに示すように、ＨＳ
Ｇポリシリコン１０は、厚くドープされたポリシリコン
層１４の上にある薄いＣＶＤ（化学蒸着）酸化物層１２
上に堆積される。ドープされたポリシリコン層１４は酸
化物層１８を通り半導体基板２０まで伸びる。酸化物エ
ッチング及び後続のポリシリコン・エッチングにより、
図１ｂに示すような微小突起（micro-villus）パターン
１６が生成される。この方法における主な問題点は、領
域エンハンスメントが、高縦横比の微小突起の形成能力
に完全に頼ることである。ＨＳＧポリシリコン粒分布を
厳密に制御することができないため、このような構造の
製造および信頼性が脅かされる。このため、容易に製造
可能であり、反復可能で、信頼性のある電荷蓄積ノード
の表面領域エンハンスメントが求められている。
l grain ）（以下ＨＳＧ）ポリシリコン（即ち、でこぼ
このポリ）を用いて電荷蓄積容量を増加させる。堆積さ
れるＨＳＧポリシリコンは１．６から２．２の率で表面
領域を増加（enhance ）させる。一つの方法において、
ＨＳＧポリシリコンの薄い層が堆積され、従来用いられ
ているリソグラフィ手段で現在製造可能なものよりずっ
と小さなサイズの擬似群パターン（pseudo archipelago
pattern）（関係する領域上の粒のサイズ及び間隔は必
ずしも一定ではない）を生成する。（５００オングスト
ロームより小さくされる群パターンは、電子ビーム・リ
ソグラフィで可能であるが、スループットが低くこのプ
ロセスは魅力的ではない。）図１ａに示すように、ＨＳ
Ｇポリシリコン１０は、厚くドープされたポリシリコン
層１４の上にある薄いＣＶＤ（化学蒸着）酸化物層１２
上に堆積される。ドープされたポリシリコン層１４は酸
化物層１８を通り半導体基板２０まで伸びる。酸化物エ
ッチング及び後続のポリシリコン・エッチングにより、
図１ｂに示すような微小突起（micro-villus）パターン
１６が生成される。この方法における主な問題点は、領
域エンハンスメントが、高縦横比の微小突起の形成能力
に完全に頼ることである。ＨＳＧポリシリコン粒分布を
厳密に制御することができないため、このような構造の
製造および信頼性が脅かされる。このため、容易に製造
可能であり、反復可能で、信頼性のある電荷蓄積ノード
の表面領域エンハンスメントが求められている。
【０００４】
【課題を達成するための手段及び作用】全般的に、及び
本発明の一実施例において、増加された蓄積ノード容量
を有するコンデンサ（キャパシタ）及びそのようなコン
デンサを形成する方法を以下に開示する。ドープされた
ポリシリコン蓄積ノードは半導体基板の表面に形成され
る。その後ＨＳＧポリシリコンの薄い層がその構造上に
形成される。その後、ドープされたポリシリコン及びＨ
ＳＧポリシリコンは、ＨＳＧポリシリコンより速く、ド
ープされたポリシリコンを選択的にエッチングするエッ
チング化合物を用いてエッチングされる。エッチング率
は少なくとも３：１であることが望ましい。エッチング
は異方性であり、蓄積ノードの側壁からＨＳＧポリシリ
コンを除去しない。結果として、ドープされたポリシリ
コン蓄積ノードの上側表面にＵ型の溝が形成され、蓄積
ノードの表面領域が増加されるため、電荷蓄積容量が増
加する。
本発明の一実施例において、増加された蓄積ノード容量
を有するコンデンサ（キャパシタ）及びそのようなコン
デンサを形成する方法を以下に開示する。ドープされた
ポリシリコン蓄積ノードは半導体基板の表面に形成され
る。その後ＨＳＧポリシリコンの薄い層がその構造上に
形成される。その後、ドープされたポリシリコン及びＨ
ＳＧポリシリコンは、ＨＳＧポリシリコンより速く、ド
ープされたポリシリコンを選択的にエッチングするエッ
チング化合物を用いてエッチングされる。エッチング率
は少なくとも３：１であることが望ましい。エッチング
は異方性であり、蓄積ノードの側壁からＨＳＧポリシリ
コンを除去しない。結果として、ドープされたポリシリ
コン蓄積ノードの上側表面にＵ型の溝が形成され、蓄積
ノードの表面領域が増加されるため、電荷蓄積容量が増
加する。
【０００５】本発明の利点の一つは、増加された蓄積容
量を有するコンデンサを提供することである。
量を有するコンデンサを提供することである。
【０００６】本発明の更なる利点は、増加された表面領
域を有する電荷蓄積ノードを提供することである。
域を有する電荷蓄積ノードを提供することである。
【０００７】本発明の更に別の利点は、高度に再生可能
であり、信頼性があり、容易に製造できる、増加された
表面領域を有する電荷蓄積ノードを提供することであ
る。
であり、信頼性があり、容易に製造できる、増加された
表面領域を有する電荷蓄積ノードを提供することであ
る。
【０００８】これら及び他の利点は、明細書及び添付の
図面を参照すれば当業者には明白であろう。
図面を参照すれば当業者には明白であろう。
【０００９】
【実施例】本発明の一実施例を図面を参照して説明す
る。
る。
【００１０】特に指示しない限り、各図面で対応する部
分には対応する数字及び記号を用いる。
分には対応する数字及び記号を用いる。
【００１１】本発明はＤＲＡＭメモリ・セルの電荷蓄積
ノードに関して説明するが、本発明は、小さな領域で蓄
積容量を増加させることの望ましい多数の技術に適用で
きることは当業者には明らかであろう。
ノードに関して説明するが、本発明は、小さな領域で蓄
積容量を増加させることの望ましい多数の技術に適用で
きることは当業者には明らかであろう。
【００１２】本発明に従った電荷蓄積ノードを用いるＤ
ＲＡＭセルの一実施例を図２ａ及び図２ｂに示す。ＤＲ
ＡＭセル５０はキャパシタ・オーバ・ビットライン（以
下ＣＯＢ）型セルである。活性領域５２は基板５４に形
成される。ワードライン５６は活性領域の上に伸び、ト
ランジスタのゲートを形成する。コンタクト５８はビッ
トライン６０をワードライン５６の片側の活性領域５２
に接続する。局部相互接続６２は電荷蓄積ノード６４を
ワードライン５６の別の側の活性領域５２に接続するた
めに用いられる。電荷蓄積ノード６４を除けば、ＤＲＡ
Ｍセル５０は従来のＤＲＡＭセルであり、従来の方法で
機能する。
ＲＡＭセルの一実施例を図２ａ及び図２ｂに示す。ＤＲ
ＡＭセル５０はキャパシタ・オーバ・ビットライン（以
下ＣＯＢ）型セルである。活性領域５２は基板５４に形
成される。ワードライン５６は活性領域の上に伸び、ト
ランジスタのゲートを形成する。コンタクト５８はビッ
トライン６０をワードライン５６の片側の活性領域５２
に接続する。局部相互接続６２は電荷蓄積ノード６４を
ワードライン５６の別の側の活性領域５２に接続するた
めに用いられる。電荷蓄積ノード６４を除けば、ＤＲＡ
Ｍセル５０は従来のＤＲＡＭセルであり、従来の方法で
機能する。
【００１３】図３に詳細に示すように、電荷蓄積ノード
６４は上側表面６６の表面領域を増加させる。電荷蓄積
ノード６４はドープされたポリシリコン領域６８及びド
ープされたポリシリコン領域６８の側壁上のＨＳＧポリ
シリコン７０の薄い層を含む。ＨＳＧポリシリコン層７
０は、電荷蓄積ノード６４の側壁の表面領域を約１．６
から２．５の率で増加させる。当初堆積されたＨＳＧポ
リシリコンのいずれも電荷蓄積ノード６４の上側表面６
６上にはない。電荷蓄積ノード６４の上側表面６６は、
約０．１から０．３ミクロンの深さのＵ型溝７２を有す
る。上側表面６６のＵ型溝７２は、Ｕ型溝７２の深さ及
び平均スペーシング（間隔）によって約３以上の比率で
表面領域を増加させる。
６４は上側表面６６の表面領域を増加させる。電荷蓄積
ノード６４はドープされたポリシリコン領域６８及びド
ープされたポリシリコン領域６８の側壁上のＨＳＧポリ
シリコン７０の薄い層を含む。ＨＳＧポリシリコン層７
０は、電荷蓄積ノード６４の側壁の表面領域を約１．６
から２．５の率で増加させる。当初堆積されたＨＳＧポ
リシリコンのいずれも電荷蓄積ノード６４の上側表面６
６上にはない。電荷蓄積ノード６４の上側表面６６は、
約０．１から０．３ミクロンの深さのＵ型溝７２を有す
る。上側表面６６のＵ型溝７２は、Ｕ型溝７２の深さ及
び平均スペーシング（間隔）によって約３以上の比率で
表面領域を増加させる。
【００１４】コンデンサの蓄積容量は、コンデンサのノ
ード又は電極の有効表面領域に直接関係する。このため
電荷蓄積ノード６４の表面を増加させると、底部電極と
して電荷蓄積ノード６４に形成されるコンデンサの蓄積
容量は増加する。これはＤＲＡＭなど、電荷蓄積容量を
配置する領域が非常に小さい、非常に高密度のデバイス
において非常に重要である。更に、上側表面６６は、従
来技術で用いられていた高縦横比構造による信頼性、反
復性、及び製造困難度の問題を回避する。
ード又は電極の有効表面領域に直接関係する。このため
電荷蓄積ノード６４の表面を増加させると、底部電極と
して電荷蓄積ノード６４に形成されるコンデンサの蓄積
容量は増加する。これはＤＲＡＭなど、電荷蓄積容量を
配置する領域が非常に小さい、非常に高密度のデバイス
において非常に重要である。更に、上側表面６６は、従
来技術で用いられていた高縦横比構造による信頼性、反
復性、及び製造困難度の問題を回避する。
【００１５】図４ａは、半導体基板８２とその上に形成
された誘電体層８４を示す。誘電体層８４はパターニン
グされエッチングされて、電荷蓄積ノード６４が形成さ
れる部分が除去される。ＣＯＢセルの場合、半導体基板
８２はその上に活性領域、ビットライン、ワードライ
ン、及び他の構造（図示せず）を有し得る。典型的に、
半導体基板８２はまだ金属相互接続ラインは有していな
い。
された誘電体層８４を示す。誘電体層８４はパターニン
グされエッチングされて、電荷蓄積ノード６４が形成さ
れる部分が除去される。ＣＯＢセルの場合、半導体基板
８２はその上に活性領域、ビットライン、ワードライ
ン、及び他の構造（図示せず）を有し得る。典型的に、
半導体基板８２はまだ金属相互接続ラインは有していな
い。
【００１６】本発明に従った、図４ａの構造への電荷蓄
積ノード６４の形成はここでは説明しない。ポリシリコ
ン層が構造表面上の誘電体層８４の上約０．３から０．
６ミクロンの深さまで堆積される。ポリシリコンは、リ
ンでその場（in situ ）ドープ（ＩＳＤ）されることが
好ましい。しかし、ポリシリコンは、堆積後ドープさ
れ、及び／又は他のドーパントでドープされてもよい。
その後ドープされたポリシリコン層は、パターニングさ
れエッチングされ、図４ｂに示すように、電荷蓄積ノー
ド６４のドープされたポリシリコン領域６８を形成す
る。ドープされたポリシリコン６８の幅及び長さは、設
計によって変わるが、典型的には０．３から１ミクロン
の範囲であり得る。
積ノード６４の形成はここでは説明しない。ポリシリコ
ン層が構造表面上の誘電体層８４の上約０．３から０．
６ミクロンの深さまで堆積される。ポリシリコンは、リ
ンでその場（in situ ）ドープ（ＩＳＤ）されることが
好ましい。しかし、ポリシリコンは、堆積後ドープさ
れ、及び／又は他のドーパントでドープされてもよい。
その後ドープされたポリシリコン層は、パターニングさ
れエッチングされ、図４ｂに示すように、電荷蓄積ノー
ド６４のドープされたポリシリコン領域６８を形成す
る。ドープされたポリシリコン６８の幅及び長さは、設
計によって変わるが、典型的には０．３から１ミクロン
の範囲であり得る。
【００１７】次に図４ｃに示すように、薄いＨＳＧポリ
シリコン層７０がその構造上に堆積される。ＨＳＧ層７
０は、対応する電荷蓄積ノード６４の大きさに対し表面
領域エンハンスメントをもたらすために十分薄い必要が
ある。高密度ＤＲＡＭの実施例では、表面領域エンハン
スメントはＨＳＧポリシリコン７０の粒径が電荷蓄積ノ
ード６４の大きさよりずっと小さいときに起こる。薄膜
ＨＳＧ層において、粒径及び膜の薄さは通常ほぼ同じ大
きさである。約５００オングストロームの粒径および膜
の薄さは、約０．２５μｍ2 の蓄積ノード断面領域を有
する２５６ＭｂＤＲＡＭの実施例に適している。
シリコン層７０がその構造上に堆積される。ＨＳＧ層７
０は、対応する電荷蓄積ノード６４の大きさに対し表面
領域エンハンスメントをもたらすために十分薄い必要が
ある。高密度ＤＲＡＭの実施例では、表面領域エンハン
スメントはＨＳＧポリシリコン７０の粒径が電荷蓄積ノ
ード６４の大きさよりずっと小さいときに起こる。薄膜
ＨＳＧ層において、粒径及び膜の薄さは通常ほぼ同じ大
きさである。約５００オングストロームの粒径および膜
の薄さは、約０．２５μｍ2 の蓄積ノード断面領域を有
する２５６ＭｂＤＲＡＭの実施例に適している。
【００１８】典型的に、ＨＳＧポリシリコン層７０はア
モルファス・シリコン／ポリシリコン転移温度でシラン
（ＳｉＨ4 ）堆積を介して堆積される。しかし、他の堆
積技術を代わりに用いてもよい。ＨＳＧポリシリコン層
７０は、ＨＳＧポリシリコン層７０とドープされたポリ
シリコン領域６８との間の選択的エッチングを最大限に
するため、ドープされていないことが望ましい。図４ｄ
は、ＨＳＧポリシリコン層７０堆積後の電荷蓄積ノード
６４の上側表面の拡大図を示す。ＨＳＧ粒８６間の平均
間隔は表面領域エンハンスメントの最適化の鍵である。
隣接する粒８６同士が接触することは好ましくない。以
下に説明するように、平均粒間隔は１００から３００オ
ングストロームが望ましい。
モルファス・シリコン／ポリシリコン転移温度でシラン
（ＳｉＨ4 ）堆積を介して堆積される。しかし、他の堆
積技術を代わりに用いてもよい。ＨＳＧポリシリコン層
７０は、ＨＳＧポリシリコン層７０とドープされたポリ
シリコン領域６８との間の選択的エッチングを最大限に
するため、ドープされていないことが望ましい。図４ｄ
は、ＨＳＧポリシリコン層７０堆積後の電荷蓄積ノード
６４の上側表面の拡大図を示す。ＨＳＧ粒８６間の平均
間隔は表面領域エンハンスメントの最適化の鍵である。
隣接する粒８６同士が接触することは好ましくない。以
下に説明するように、平均粒間隔は１００から３００オ
ングストロームが望ましい。
【００１９】次に、電荷蓄積ノードのエッチングがなさ
れ、上側表面６６の表面領域を増加させる。エッチング
化合物は、例えばハロゲン・ベース・ガス化合物のよう
な、ドープされないＨＳＧポリシリコン層７０よりドー
プされたポリシリコン領域６８に選択的なものである必
要がある。エッチング選択比率は３：１であることが望
ましい。例えば、ＨＢｒ／Ｃｌ2 エッチング・ガス化合
物を用いる異方性エッチングが用いられ得る。エッチン
グ工程選択性によりＨＳＧポリシリコン層７０はエッチ
・マスクとして機能し、従って、最初の電荷蓄積ノード
表面（ＨＳＧを含む）の粗さ(roughness) が増幅され
る。
れ、上側表面６６の表面領域を増加させる。エッチング
化合物は、例えばハロゲン・ベース・ガス化合物のよう
な、ドープされないＨＳＧポリシリコン層７０よりドー
プされたポリシリコン領域６８に選択的なものである必
要がある。エッチング選択比率は３：１であることが望
ましい。例えば、ＨＢｒ／Ｃｌ2 エッチング・ガス化合
物を用いる異方性エッチングが用いられ得る。エッチン
グ工程選択性によりＨＳＧポリシリコン層７０はエッチ
・マスクとして機能し、従って、最初の電荷蓄積ノード
表面（ＨＳＧを含む）の粗さ(roughness) が増幅され
る。
【００２０】図４ｅに関して、ドープされたポリシリコ
ン領域６８はＨＳＧポリシリコン層７０より速くエッチ
ングされ、ドープされたポリシリコン領域６８の表面に
溝が形成される。図４ｆに示すように、全てのＨＳＧポ
リシリコン層７０が上側表面から除去されるまでエッチ
ングは継続される。これにより、約０．１から０．３ミ
クロンの深さのＵ型溝７２が上側表面に形成される。
ン領域６８はＨＳＧポリシリコン層７０より速くエッチ
ングされ、ドープされたポリシリコン領域６８の表面に
溝が形成される。図４ｆに示すように、全てのＨＳＧポ
リシリコン層７０が上側表面から除去されるまでエッチ
ングは継続される。これにより、約０．１から０．３ミ
クロンの深さのＵ型溝７２が上側表面に形成される。
【００２１】エッチングが異方性であるため、図４ｇに
示すように、ＨＳＧポリシリコン層７０は電荷蓄積ノー
ド６４の側壁に残る。しかし、電荷蓄積ノード６４間の
ＨＳＧポリシリコン層７０は全て、電荷蓄積ノードエッ
チングの間に誘電体層８４の表面から除去される。これ
は電荷蓄積ノード６４が互いに電気的に隔離されるため
に必要である。
示すように、ＨＳＧポリシリコン層７０は電荷蓄積ノー
ド６４の側壁に残る。しかし、電荷蓄積ノード６４間の
ＨＳＧポリシリコン層７０は全て、電荷蓄積ノードエッ
チングの間に誘電体層８４の表面から除去される。これ
は電荷蓄積ノード６４が互いに電気的に隔離されるため
に必要である。
【００２２】電荷蓄積ノードのエッチングの後、誘電体
層が堆積され、図４ｈに示すようにポリシリコン層が堆
積される。誘電体層は酸化物・窒化物・酸化物の三層か
ら構成され得る。表面領域エンハンスメントを利用する
ため、溝７２にはコンデンサ誘電体８８及びトップ・コ
ンデンサ電極９０の両方を収容（accommodate ）するの
に十分なスペース（room）が必要である。従って、電荷
蓄積ノードエッチング前の平均ＨＳＧ粒８６の間隔は約
１５０オングストロームかそれ以上である必要がある。
層が堆積され、図４ｈに示すようにポリシリコン層が堆
積される。誘電体層は酸化物・窒化物・酸化物の三層か
ら構成され得る。表面領域エンハンスメントを利用する
ため、溝７２にはコンデンサ誘電体８８及びトップ・コ
ンデンサ電極９０の両方を収容（accommodate ）するの
に十分なスペース（room）が必要である。従って、電荷
蓄積ノードエッチング前の平均ＨＳＧ粒８６の間隔は約
１５０オングストロームかそれ以上である必要がある。
【００２３】図５ａはＨＳＧポリシリコン薄膜７０の堆
積後でありエッチバック前の、２５６Ｍｂ ＤＲＡＭの
実施例に要求されるものに近い大きさの電荷蓄積ノード
６４を示す。Ａtop 及びＡｓｗは、それぞれ電荷蓄積ノ
ード６４の上側表面及び側壁の領域エンハンスメント率
である。エッチバック前のＡtop 及びＡｓｗは同一であ
る。トータル領域エンハンスメント率はＡeff は、以下
の式に従って決定される。
積後でありエッチバック前の、２５６Ｍｂ ＤＲＡＭの
実施例に要求されるものに近い大きさの電荷蓄積ノード
６４を示す。Ａtop 及びＡｓｗは、それぞれ電荷蓄積ノ
ード６４の上側表面及び側壁の領域エンハンスメント率
である。エッチバック前のＡtop 及びＡｓｗは同一であ
る。トータル領域エンハンスメント率はＡeff は、以下
の式に従って決定される。
【００２４】
【数１】 Ａtop ＝Ａｓｗ＝２．２５、ｗ＝０．３μｍ、Ｌ＝０．
８μｍ、Ｈ＝０．６μｍであると仮定すると、Ａeff は
前述の等式に従って２．２５に等しい。エッチバック後
のＡtop は増加するがＡｓｗそのままである。Ａtop が
増加するため、同じトータル有効領域を得る一方、電荷
蓄積ノード６４の高さは減少され得る。図５ｂは上側表
面の領域エンハンスメント率Ａtop とトータル表面領域
の定数（constant）値を生じる高さ（Ｈ）との関係を示
すグラフである。例えば、領域エンハンスメント率Ａto
p が４．２まで増加すると（エッチバックの結果とし
て）、電荷蓄積ノード６４の高さ（Ｈ）は０．５μｍま
で減少でき、０．５μｍ蓄積ノードのトータル有効領域
が得られる。これは図５ｃに示す。高さの減少が必要と
されない場合、最終（エッチバック後）高さは０．６μ
ｍのまま、トータル有効領域エンハンスメント率Ａeff
は２．５５まで増加し得る。
８μｍ、Ｈ＝０．６μｍであると仮定すると、Ａeff は
前述の等式に従って２．２５に等しい。エッチバック後
のＡtop は増加するがＡｓｗそのままである。Ａtop が
増加するため、同じトータル有効領域を得る一方、電荷
蓄積ノード６４の高さは減少され得る。図５ｂは上側表
面の領域エンハンスメント率Ａtop とトータル表面領域
の定数（constant）値を生じる高さ（Ｈ）との関係を示
すグラフである。例えば、領域エンハンスメント率Ａto
p が４．２まで増加すると（エッチバックの結果とし
て）、電荷蓄積ノード６４の高さ（Ｈ）は０．５μｍま
で減少でき、０．５μｍ蓄積ノードのトータル有効領域
が得られる。これは図５ｃに示す。高さの減少が必要と
されない場合、最終（エッチバック後）高さは０．６μ
ｍのまま、トータル有効領域エンハンスメント率Ａeff
は２．５５まで増加し得る。
【００２５】図６は、ＨＢｒ／Ｃｌ2 エッチングガス化
合物を用いるエッチング時間で、領域エンハンスメント
率（ＡＥＦ）がどのように変化するかを表すグラフであ
る。このデータを得るためにプラナーＭＩＳ型コンデン
サが用いられた。ＡＥＦはまず増加し始める前にわずか
に減少する。この減少には２つの理由が考えられる。一
つは、ＣＦ4 で起こる短い（１５秒）ブレイクスルー段
でエッチングが始まる。このエッチングのセグメントは
ドープされないＨＳＧポリシリコン層に、より選択的で
ある。そのため、表面粗さはエッチングのこの部分で失
われ、ＨＢｒ／Ｃｌ2 エッチングの実際の開始点は２．
０に近いＡＥＦで始まる。二つめは、この実験の最初の
粒間隔が約１００オングストロームであるため、ドープ
されたポリシリコン部分に形成された谷部（valley）
は、コンデンサ誘電体層とトップ・ポリシリコン電極と
を収容するには最初は狭すぎる。メインエッチングが進
むにつれて、谷部はコンデンサ誘電体層とトップ・ポリ
シリコン電極とを収容するのに充分な大きさになる。図
６は、４０秒のエッチング期間後を示し、約２．９のＡ
ＥＦと約９４０オングストロームのエッチング深さがこ
の例で得られる。図６は更に、スムース・ポリシリコン
・コンデンサのＡＥＦはエッチング期間ではあまり大き
く変化しないことも示している。
合物を用いるエッチング時間で、領域エンハンスメント
率（ＡＥＦ）がどのように変化するかを表すグラフであ
る。このデータを得るためにプラナーＭＩＳ型コンデン
サが用いられた。ＡＥＦはまず増加し始める前にわずか
に減少する。この減少には２つの理由が考えられる。一
つは、ＣＦ4 で起こる短い（１５秒）ブレイクスルー段
でエッチングが始まる。このエッチングのセグメントは
ドープされないＨＳＧポリシリコン層に、より選択的で
ある。そのため、表面粗さはエッチングのこの部分で失
われ、ＨＢｒ／Ｃｌ2 エッチングの実際の開始点は２．
０に近いＡＥＦで始まる。二つめは、この実験の最初の
粒間隔が約１００オングストロームであるため、ドープ
されたポリシリコン部分に形成された谷部（valley）
は、コンデンサ誘電体層とトップ・ポリシリコン電極と
を収容するには最初は狭すぎる。メインエッチングが進
むにつれて、谷部はコンデンサ誘電体層とトップ・ポリ
シリコン電極とを収容するのに充分な大きさになる。図
６は、４０秒のエッチング期間後を示し、約２．９のＡ
ＥＦと約９４０オングストロームのエッチング深さがこ
の例で得られる。図６は更に、スムース・ポリシリコン
・コンデンサのＡＥＦはエッチング期間ではあまり大き
く変化しないことも示している。
【００２６】図７はエッチングされた及びエッチングさ
れないＨＳＧポリシリコンコンデンサのゲート電圧に対
する漏れ電流の表である。図７に見られるように、電荷
蓄積ノードには蓄積容量の漏れ特性の結果は僅かしかな
い。
れないＨＳＧポリシリコンコンデンサのゲート電圧に対
する漏れ電流の表である。図７に見られるように、電荷
蓄積ノードには蓄積容量の漏れ特性の結果は僅かしかな
い。
【００２７】本発明は例示用の実施例を参照して説明さ
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。従って、添付の特許請求の範囲はあらゆるこれら
の変形及び組合せを包含することを意図する。
れたが、本説明が限定的な意味に解釈されることを意図
しているのではない。これら例示用の実施例の種々の変
形及び組合せばかりでなく本発明の他の実施例も、本説
明を参照すればこの技術の分野の習熟者にとって明白で
ある。従って、添付の特許請求の範囲はあらゆるこれら
の変形及び組合せを包含することを意図する。
【００２８】以上の説明の関して更に次の項を開示す
る。
る。
【００２９】（１） 増加された電荷蓄積容量を有する
コンデンサの蓄積ノードを形成する方法であって、ドー
プされたポリシリコン領域を形成し、前記ドープされた
ポリシリコン領域上に半球粒型ポリシリコンの薄膜層を
堆積し、前記ドープされたポリシリコン領域を前記半球
粒型ポリシリコンより速くエッチングするエッチング化
合物を用いて、前記ドープされたポリシリコン領域及び
前記半球粒型ポリシリコンの薄膜層をエッチングし、前
記蓄積ノードの上側表面領域を増加させる工程を含む方
法。
コンデンサの蓄積ノードを形成する方法であって、ドー
プされたポリシリコン領域を形成し、前記ドープされた
ポリシリコン領域上に半球粒型ポリシリコンの薄膜層を
堆積し、前記ドープされたポリシリコン領域を前記半球
粒型ポリシリコンより速くエッチングするエッチング化
合物を用いて、前記ドープされたポリシリコン領域及び
前記半球粒型ポリシリコンの薄膜層をエッチングし、前
記蓄積ノードの上側表面領域を増加させる工程を含む方
法。
【００３０】（２） 第１項に記載の方法において、前
記エッチング化合物は、ハロゲンエッチング化合物を含
む方法。
記エッチング化合物は、ハロゲンエッチング化合物を含
む方法。
【００３１】（３） 第１項に記載の方法において、前
記エッチング化合物は、ＨＢｒ／Ｃｌ2 エッチング化合
物を含む方法。
記エッチング化合物は、ＨＢｒ／Ｃｌ2 エッチング化合
物を含む方法。
【００３２】（４） 第１項に記載の方法において、前
記エッチング工程は、前記半球粒型ポリシリコンのすべ
てが前記蓄積ノードの前記上側表面から除去されるまで
続く方法。
記エッチング工程は、前記半球粒型ポリシリコンのすべ
てが前記蓄積ノードの前記上側表面から除去されるまで
続く方法。
【００３３】（５） 第１項に記載の方法において、前
記ドープされたポリシリコン領域を形成する工程は、堆
積中にポリシリコンをその場ドープする工程を含む方
法。 （６） 第１項に記載の方法において、前記ドープされ
たポリシリコン領域はリンでドープされる方法。
記ドープされたポリシリコン領域を形成する工程は、堆
積中にポリシリコンをその場ドープする工程を含む方
法。 （６） 第１項に記載の方法において、前記ドープされ
たポリシリコン領域はリンでドープされる方法。
【００３４】（７） 第１項に記載の方法において、前
記エッチング工程は前記ドープされたポリシリコン領域
の上側表面にＵ型溝を形成する方法。
記エッチング工程は前記ドープされたポリシリコン領域
の上側表面にＵ型溝を形成する方法。
【００３５】（８） 第７項に記載の方法において、前
記Ｕ型溝は約０．１から０．３ミクロンの深さを有する
方法。
記Ｕ型溝は約０．１から０．３ミクロンの深さを有する
方法。
【００３６】（９） 第１項に記載の方法において、前
記薄い半球粒型ポリシリコンは約５００オングストロー
ムの厚さに堆積される方法。
記薄い半球粒型ポリシリコンは約５００オングストロー
ムの厚さに堆積される方法。
【００３７】（１０） 第１項に記載の方法において、
前記エッチング工程はドープされないポリシリコンと半
球粒型ポリシリコンとの間に少なくとも３：１の選択性
を有する方法。
前記エッチング工程はドープされないポリシリコンと半
球粒型ポリシリコンとの間に少なくとも３：１の選択性
を有する方法。
【００３８】（１１） メモリセルを形成する方法であ
って、半導体基板に活性領域を形成し、前記活性領域上
に伸びるポリシリコン・ゲートを形成し、前記ポリシリ
コン・ゲート上にポリシリコン・ゲートから絶縁される
ビットラインを形成し、前記ビットラインは前記ポリシ
リコン・ゲートの第１の側の前記活性領域に電気的に結
合し、側壁及び上側表面を有するドープされたポリシリ
コン・ノードを形成し、前記側壁上のドープされない半
球粒型ポリシリコンの薄膜層と、前記ドープされたポリ
シリコン・ノードの前記上側表面とを堆積し、前記ドー
プされたポリシリコン・ノード及び前記半球径ポリシリ
コンの薄膜層を、ドープされないポリシリコン・ノード
とドープされない半球粒型ポリシリコンの薄膜の間に少
なくとも３：１の選択性を有するエッチング化合物でエ
ッチングすることによって前記ポリシリコン・ゲートの
第２の側の前記活性領域に電気的に結合する第１電極を
形成し、前記第１電極上にコンデンサ誘電体を形成し、
前記第１電極、前記コンデンサ誘電体及び前記第２誘電
体がコンデンサを形成するように前記コンデンサ誘電体
上に第２電極を形成する工程を含む方法。
って、半導体基板に活性領域を形成し、前記活性領域上
に伸びるポリシリコン・ゲートを形成し、前記ポリシリ
コン・ゲート上にポリシリコン・ゲートから絶縁される
ビットラインを形成し、前記ビットラインは前記ポリシ
リコン・ゲートの第１の側の前記活性領域に電気的に結
合し、側壁及び上側表面を有するドープされたポリシリ
コン・ノードを形成し、前記側壁上のドープされない半
球粒型ポリシリコンの薄膜層と、前記ドープされたポリ
シリコン・ノードの前記上側表面とを堆積し、前記ドー
プされたポリシリコン・ノード及び前記半球径ポリシリ
コンの薄膜層を、ドープされないポリシリコン・ノード
とドープされない半球粒型ポリシリコンの薄膜の間に少
なくとも３：１の選択性を有するエッチング化合物でエ
ッチングすることによって前記ポリシリコン・ゲートの
第２の側の前記活性領域に電気的に結合する第１電極を
形成し、前記第１電極上にコンデンサ誘電体を形成し、
前記第１電極、前記コンデンサ誘電体及び前記第２誘電
体がコンデンサを形成するように前記コンデンサ誘電体
上に第２電極を形成する工程を含む方法。
【００３９】（１２） 第１１項に記載の方法におい
て、前記エッチング化合物はハロゲン・エッチング化合
物を含む方法。
て、前記エッチング化合物はハロゲン・エッチング化合
物を含む方法。
【００４０】（１３） 第１１項に記載の方法におい
て、前記エッチング化合物はＨＢｒ／Ｃｌ2 化合物を含
む方法。
て、前記エッチング化合物はＨＢｒ／Ｃｌ2 化合物を含
む方法。
【００４１】（１４） 第１１項に記載の方法におい
て、前記エッチング工程は、前記ドープされない半球粒
型ポリシリコン薄膜の全てが、前記ドープされたポリシ
リコン・ノードの前記上側表面から除去されるまで続く
方法。
て、前記エッチング工程は、前記ドープされない半球粒
型ポリシリコン薄膜の全てが、前記ドープされたポリシ
リコン・ノードの前記上側表面から除去されるまで続く
方法。
【００４２】（１５） 第１１項に記載の方法におい
て、前記エッチング工程は、前記ドープされたポリシリ
コン・ノードの前記上側表面にＵ型溝を形成する方法。
て、前記エッチング工程は、前記ドープされたポリシリ
コン・ノードの前記上側表面にＵ型溝を形成する方法。
【００４３】（１６） 第１５項に記載の方法におい
て、前記Ｕ型溝は約０．１から０．３ミクロンの深さを
有する方法。
て、前記Ｕ型溝は約０．１から０．３ミクロンの深さを
有する方法。
【００４４】（１７） 第１１項に記載の方法におい
て、前記薄い半球粒型ポリシリコンは約５００オングス
トロームの厚さに堆積される方法。
て、前記薄い半球粒型ポリシリコンは約５００オングス
トロームの厚さに堆積される方法。
【００４５】（１８） コンデンサであって、トップ・
ポリシリコン電極と、前記トップ電極に隣接する誘電体
層と、前記誘電体層によって前記トップポリシリコン電
極から分離された底部ポリシリコン電極であって、前記
底部ポリシリコン電極が、側壁と上側表面にＵ型溝を有
するドープされたポリシリコン部と、前記ドープされた
ポリシリコン部の前記側壁に位置する半球粒型ポリシリ
コン部とを有するコンデンサ。
ポリシリコン電極と、前記トップ電極に隣接する誘電体
層と、前記誘電体層によって前記トップポリシリコン電
極から分離された底部ポリシリコン電極であって、前記
底部ポリシリコン電極が、側壁と上側表面にＵ型溝を有
するドープされたポリシリコン部と、前記ドープされた
ポリシリコン部の前記側壁に位置する半球粒型ポリシリ
コン部とを有するコンデンサ。
【００４６】（１９） 第１８項に記載のコンデンサで
あって、前記Ｕ型溝は約０．１から０．３ミクロンの深
さを有するコンデンサ。
あって、前記Ｕ型溝は約０．１から０．３ミクロンの深
さを有するコンデンサ。
【００４７】（２０） 第１８項に記載のコンデンサで
あって、前記半球粒型ポリシリコン部は約５００オング
ストロームの厚さを有するコンデンサ。
あって、前記半球粒型ポリシリコン部は約５００オング
ストロームの厚さを有するコンデンサ。
【００４８】（２１） 増加させた電荷蓄積容量を有す
るコンデンサの蓄積ノード６４及びその製造方法。ドー
プされたポリシリコン領域６８が形成される。半球粒型
ポリシリコンの薄膜層７０はドープされたポリシリコン
領域６８上に堆積される。ドープされたポリシリコン領
域６８及び半球粒型ポリシリコンの薄膜層７０は、ドー
プされたポリシリコン領域６８を半球粒型ポリシリコン
の薄膜層７０より速くエッチングするエッチング化合物
を用いてエッチングされ、蓄積ノード６４の上側表面６
６の表面領域を増加させる。
るコンデンサの蓄積ノード６４及びその製造方法。ドー
プされたポリシリコン領域６８が形成される。半球粒型
ポリシリコンの薄膜層７０はドープされたポリシリコン
領域６８上に堆積される。ドープされたポリシリコン領
域６８及び半球粒型ポリシリコンの薄膜層７０は、ドー
プされたポリシリコン領域６８を半球粒型ポリシリコン
の薄膜層７０より速くエッチングするエッチング化合物
を用いてエッチングされ、蓄積ノード６４の上側表面６
６の表面領域を増加させる。
【図１】従来技術の電荷蓄積ノードの断面図。
【図２】ａは本発明に従ったＤＲＡＭセルの透視図。ｂ
は本発明に従ったＤＲＡＭセルのレイアウト図。
は本発明に従ったＤＲＡＭセルのレイアウト図。
【図３】本発明に従った電荷蓄積ノードの断面図。
【図４】本発明に従った電荷蓄積ノードの各製造工程の
断面図。
断面図。
【図５】ａはＨＳＧエッチバック前の電荷蓄積ノードの
透視図。ｂは領域エンハンスメント率に対する蓄積ノー
ドの高さのグラフ。ｃはＨＳＧエッチバック後の電荷蓄
積ノードの透視図。
透視図。ｂは領域エンハンスメント率に対する蓄積ノー
ドの高さのグラフ。ｃはＨＳＧエッチバック後の電荷蓄
積ノードの透視図。
【図６】エッチング時間に対する領域エンハンスメント
率及びエッチング深さのグラフ。
率及びエッチング深さのグラフ。
【図７】エッチングの前後のもれ電流を比較したＩ−Ｖ
特性のグラフ。
特性のグラフ。
６４ 蓄積ノード ６６ 上側表面 ６８ ドープされたポリシリコン領域 ７０ 半球粒型ポリシリコンの薄膜
【手続補正書】
【提出日】平成８年７月１７日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半球粒型ポリシリコン及び選択的
ポリシリコン・エッチバックを用いるＤＲＡＭセルの製
造方法
ポリシリコン・エッチバックを用いるＤＲＡＭセルの製
造方法
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー マッキー アメリカ合衆国テキサス州グレイプバイ ン，ラグナ ビスタ ウエイ 1517
Claims (2)
- 【請求項１】 増加された電荷蓄積容量を有するコンデ
ンサの蓄積ノードを形成する方法であって、 ドープされたポリシリコン領域を形成し、 前記ドープされたポリシリコン領域上に半球粒型ポリシ
リコンの薄膜層を堆積し、 前記ドープされたポリシリコン領域を前記半球粒型ポリ
シリコンより速くエッチングするエッチング化合物を用
いて、前記ドープされたポリシリコン領域及び前記半球
粒型ポリシリコンの薄膜層をエッチングし、前記蓄積ノ
ードの上側表面領域を増加させる工程を含む方法。 - 【請求項２】 コンデンサであって、 トップ・ポリシリコン電極と、 前記トップ電極に隣接する誘電体層と、 前記誘電体層によって前記トップポリシリコン電極から
分離された底部ポリシリコン電極であって、前記底部ポ
リシリコン電極が、 側壁と上側表面にＵ型溝を有するドープされたポリシリ
コン部と、 前記ドープされたポリシリコン部の前記側壁に位置する
半球粒型ポリシリコン部とを有するコンデンサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US401740 | 1995-03-09 | ||
| US08/401,740 US5726085A (en) | 1995-03-09 | 1995-03-09 | Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098250A true JPH098250A (ja) | 1997-01-10 |
Family
ID=23589030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8052074A Pending JPH098250A (ja) | 1995-03-09 | 1996-03-08 | 半球粒型ポリシリコン及び選択的ポリシリコン・エッチバックを用いるｄｒａｍセルの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5726085A (ja) |
| EP (1) | EP0732738B1 (ja) |
| JP (1) | JPH098250A (ja) |
| KR (1) | KR100441069B1 (ja) |
| DE (1) | DE69615883T2 (ja) |
| TW (1) | TW293158B (ja) |
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| JP3039438B2 (ja) | 1997-04-18 | 2000-05-08 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
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